JP2876866B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
絶縁ゲート電界効果トランジスタのゲート電極の構造に
関する。
絶縁ゲート電界効果トランジスタのゲート電極の構造に
関する。
【０００２】
【従来の技術】現在半導体集積回路に使用されている半
導体素子の一つである絶縁ゲート電界効果トランジスタ
（以後ＭＯＳＦＥＴと呼ぶ）のゲート電極には、ｎ型不
純物を含有した多結晶シリコン膜が広く用いられてい
る。更にゲート電極の電気抵抗を下げるために、上記多
結晶シリコン膜上にタングステンシリサイド，モリブデ
ンシリサイド等の高融点金属シリサイド膜を被覆した構
造のゲート電極も広く採用されてきている。
導体素子の一つである絶縁ゲート電界効果トランジスタ
（以後ＭＯＳＦＥＴと呼ぶ）のゲート電極には、ｎ型不
純物を含有した多結晶シリコン膜が広く用いられてい
る。更にゲート電極の電気抵抗を下げるために、上記多
結晶シリコン膜上にタングステンシリサイド，モリブデ
ンシリサイド等の高融点金属シリサイド膜を被覆した構
造のゲート電極も広く採用されてきている。
【０００３】これ等のゲート電極材料の選択には、ＭＯ
ＳＦＥＴの製造の容易さ及び信頼性向上が重要な要素と
なっている。しかし今後半導体装置の高集積化，高速度
化が更に進むと、ゲート電極材料とシリコン半導体基板
材料間の仕事関数差制御が重要となってくる。これは後
述するようにＭＯＳＦＥＴのしきい値電圧（ＶTH）制御
にこの仕事関数差が深く関係するからである。
ＳＦＥＴの製造の容易さ及び信頼性向上が重要な要素と
なっている。しかし今後半導体装置の高集積化，高速度
化が更に進むと、ゲート電極材料とシリコン半導体基板
材料間の仕事関数差制御が重要となってくる。これは後
述するようにＭＯＳＦＥＴのしきい値電圧（ＶTH）制御
にこの仕事関数差が深く関係するからである。
【０００４】この仕事関数差制御の観点より、ゲート電
極材料として高融点金属であるタングステンの使用の有
効性がＮナオキ（Ｎａｏｋｉ）等によりＩＥＤＭテクニ
カルダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ）２４２頁（１９８８年）に報告されている。
極材料として高融点金属であるタングステンの使用の有
効性がＮナオキ（Ｎａｏｋｉ）等によりＩＥＤＭテクニ
カルダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ）２４２頁（１９８８年）に報告されている。
【０００５】
【発明が解決しようとする課題】ＭＯＳＦＥＴのしきい
値電圧ＶTHは次の（１）式で与えられる。即ち、
値電圧ＶTHは次の（１）式で与えられる。即ち、
【０００６】
【０００７】但しＶFB＝φMS−ＱSS／ＣO である。
【０００８】ここでＶFBはフラットバンド電圧、φFiは
シリコン半導体のバンド構造に於けるミッドギャップ準
位とフェルミ準位の電位差、ＫS 及びＮはシリコン半導
体の比誘電率及び含有不純物量、ＣO はゲート絶縁膜の
単位面積当りの容量、εO ，ｑはそれぞれ真空の誘電
率，電荷素量、ＱSSはゲート絶縁膜中の単位面積当りの
実効表面電荷量、φMSはゲート電極材料とシリコン半導
体との仕事関数差である。（１）式に於いて正負符号は
それぞれｎチャネル，ｐチャネルＭＯＳＦＥＴの場合に
相当する。
シリコン半導体のバンド構造に於けるミッドギャップ準
位とフェルミ準位の電位差、ＫS 及びＮはシリコン半導
体の比誘電率及び含有不純物量、ＣO はゲート絶縁膜の
単位面積当りの容量、εO ，ｑはそれぞれ真空の誘電
率，電荷素量、ＱSSはゲート絶縁膜中の単位面積当りの
実効表面電荷量、φMSはゲート電極材料とシリコン半導
体との仕事関数差である。（１）式に於いて正負符号は
それぞれｎチャネル，ｐチャネルＭＯＳＦＥＴの場合に
相当する。
【０００９】図６に示すＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のバンド構造で
わかるように、φMSは（ＥF −ＥFG）で表わすことがで
きる。ゲート電極材料がｎ+ 型多結晶シリコンの場合、
ゲート電極のフェルミレベルＥFGがコンダクションバン
ド端ＥC レベルに近いため、ｎチャネル（ｐ型シリコン
半導体使用）ＭＯＳＦＥＴの場合φMSが負の方向に増大
する。このため一定のＶTH（正の値）を得るためには｜
φFi｜，Ｎを増加させることが必要となる。これ等は共
にアクセプタ不純物量を増加させることであり、電子易
動度を低下させ回路動作速度を低減させる。
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のバンド構造で
わかるように、φMSは（ＥF −ＥFG）で表わすことがで
きる。ゲート電極材料がｎ+ 型多結晶シリコンの場合、
ゲート電極のフェルミレベルＥFGがコンダクションバン
ド端ＥC レベルに近いため、ｎチャネル（ｐ型シリコン
半導体使用）ＭＯＳＦＥＴの場合φMSが負の方向に増大
する。このため一定のＶTH（正の値）を得るためには｜
φFi｜，Ｎを増加させることが必要となる。これ等は共
にアクセプタ不純物量を増加させることであり、電子易
動度を低下させ回路動作速度を低減させる。
【００１０】反対にゲート電極材料がｐ+ 型多結晶シリ
コンの場合、ＥFGレベルがバレンスバンド端ＥV レベル
に近くなるため、ｎチャネルＭＯＳＦＥＴには好都合で
あるが、ｐチャネル（ｎ型シリコン半導体使用）ＭＯＳ
ＦＥＴの場合φMSが正の方向に増大する。この場合も一
定のＶTH（負の値）を得るためにはドナー不純物濃度を
増加させる必要が生じ、上記と同様な問題が生じる。
コンの場合、ＥFGレベルがバレンスバンド端ＥV レベル
に近くなるため、ｎチャネルＭＯＳＦＥＴには好都合で
あるが、ｐチャネル（ｎ型シリコン半導体使用）ＭＯＳ
ＦＥＴの場合φMSが正の方向に増大する。この場合も一
定のＶTH（負の値）を得るためにはドナー不純物濃度を
増加させる必要が生じ、上記と同様な問題が生じる。
【００１１】この問題は、半導体装置の高集積化に伴う
ゲート絶縁膜厚の減少、即ちＣO 値の増加と共により顕
在化する。これは（１）式でわかるようにＣO 値が増加
すると、Ｎ値、即ち不純物濃度のより増大化が必要とな
るためである。
ゲート絶縁膜厚の減少、即ちＣO 値の増加と共により顕
在化する。これは（１）式でわかるようにＣO 値が増加
すると、Ｎ値、即ち不純物濃度のより増大化が必要とな
るためである。
【００１２】このような多結晶シリコン膜からなるゲー
ト電極に対し、高融点金属であるタングステンは、ＥFG
がシリコン半導体基板のミッドギャップ準位Ｅi のあた
りに位置するためｎチャネル，ｐチャネル両方共に好都
合であるが、ゲート絶縁膜として用いられる二酸化シリ
コン膜との反応が強く、この二酸化シリコン膜の絶縁性
劣化を惹き起こし易いこと及び、密着性の悪さ等で使用
が難しい。
ト電極に対し、高融点金属であるタングステンは、ＥFG
がシリコン半導体基板のミッドギャップ準位Ｅi のあた
りに位置するためｎチャネル，ｐチャネル両方共に好都
合であるが、ゲート絶縁膜として用いられる二酸化シリ
コン膜との反応が強く、この二酸化シリコン膜の絶縁性
劣化を惹き起こし易いこと及び、密着性の悪さ等で使用
が難しい。
【００１３】
【課題を解決するための手段】これ等の問題を解決する
ために本発明に於いては、ゲート電極に多結晶構造のシ
リコン・ゲルマニウム合金材料を用いる。又この合金に
導電性をもたせる目的でｐ型或いはｎ型不純物をドーピ
ングする。更にこの多結晶シリコン・ゲルマニウム合金
材料を用いたゲート電極の電気抵抗を下げるために、ゲ
ート電極を金属薄膜／多結晶シリコン・ゲルマニウム合
金膜の２層構造とするものである。
ために本発明に於いては、ゲート電極に多結晶構造のシ
リコン・ゲルマニウム合金材料を用いる。又この合金に
導電性をもたせる目的でｐ型或いはｎ型不純物をドーピ
ングする。更にこの多結晶シリコン・ゲルマニウム合金
材料を用いたゲート電極の電気抵抗を下げるために、ゲ
ート電極を金属薄膜／多結晶シリコン・ゲルマニウム合
金膜の２層構造とするものである。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ），（ｂ）は本発明の第１の実施例のシリ
コン半導体素子の断面図であり、前者はｐチャネルＭＯ
ＳＦＥＴ、後者はＣＭＯＳＦＥＴ構造をそれぞれ示す。
以下製造方法と共に説明する。
る。図１（ａ），（ｂ）は本発明の第１の実施例のシリ
コン半導体素子の断面図であり、前者はｐチャネルＭＯ
ＳＦＥＴ、後者はＣＭＯＳＦＥＴ構造をそれぞれ示す。
以下製造方法と共に説明する。
【００１５】まず図１（ａ）に示す様に、比抵抗が１０
Ω−ｃｍ，面方位（１００）のｎ型シリコン基板１１表
面にゲート酸化膜１４を挟んで膜厚２００〜４００ｎｍ
の多結晶シリコン・ゲルマニウム合金（Ｓｉ1-x ，Ｇｅ
x ）膜をＣＶＤ法により形成したのち、パターニングし
てゲート電極を形成する。この多結晶シリコンＳｉ1-x
Ｇｅx 膜からなるゲート電極１２中には、ボロンを濃度
にして１０17〜１０21／ｃｍ3 含有させ導電性をもたせ
る。このゲート電極１２中へのボロン不純物のドーピン
グは、ＣＶＤ法による成膜時、Ｂ2 Ｈ6 ガスを混入させ
る方法或いはボロンイオン注入法により行う。なお、Ｇ
ｅの量ｘについては後述する。
Ω−ｃｍ，面方位（１００）のｎ型シリコン基板１１表
面にゲート酸化膜１４を挟んで膜厚２００〜４００ｎｍ
の多結晶シリコン・ゲルマニウム合金（Ｓｉ1-x ，Ｇｅ
x ）膜をＣＶＤ法により形成したのち、パターニングし
てゲート電極を形成する。この多結晶シリコンＳｉ1-x
Ｇｅx 膜からなるゲート電極１２中には、ボロンを濃度
にして１０17〜１０21／ｃｍ3 含有させ導電性をもたせ
る。このゲート電極１２中へのボロン不純物のドーピン
グは、ＣＶＤ法による成膜時、Ｂ2 Ｈ6 ガスを混入させ
る方法或いはボロンイオン注入法により行う。なお、Ｇ
ｅの量ｘについては後述する。
【００１６】次にこのゲート電極１２をマスクとし、Ｂ
Ｆ2 或いはＢイオン注入を行い、ソース・ドレインとな
るｐ+ 領域１３を形成する。ここでＢイオン注入エネル
ギーＥを２０ｋｅｖ，ドーズ量φを１×１０15〜５×１
０15／ｃｍ2 条件で行えば、ゲート電極１２にも同時に
ボロンをドーピングすることが可能である。
Ｆ2 或いはＢイオン注入を行い、ソース・ドレインとな
るｐ+ 領域１３を形成する。ここでＢイオン注入エネル
ギーＥを２０ｋｅｖ，ドーズ量φを１×１０15〜５×１
０15／ｃｍ2 条件で行えば、ゲート電極１２にも同時に
ボロンをドーピングすることが可能である。
【００１７】次に図１（ｂ）で本発明をＣＭＯＳＦＥＴ
に適用する場合について説明する。図１（ｂ）に示すよ
うに、比抵抗が１０Ω−ｃｍ，面方位（１００）のｎ型
シリコン基板２１の表面にｐウェル２０をリンのイオン
注入及びその後の熱処理で形成する。次でゲート酸化膜
１４を介してボロンを含有する多結晶Ｓｉ1-x Ｇｅx膜
からなるゲート電極１２Ａ，１２Ｂを図１（ａ）で説明
した手法でもって形成する。次にＡｓイオン注入をイオ
ン注入エネルギーＥを５０ｋｅｖ，ドーズ量φを１×１
０15〜５×１０15／ｃｍ2 条件で行いｎ+ 型領域２３を
設ける。
に適用する場合について説明する。図１（ｂ）に示すよ
うに、比抵抗が１０Ω−ｃｍ，面方位（１００）のｎ型
シリコン基板２１の表面にｐウェル２０をリンのイオン
注入及びその後の熱処理で形成する。次でゲート酸化膜
１４を介してボロンを含有する多結晶Ｓｉ1-x Ｇｅx膜
からなるゲート電極１２Ａ，１２Ｂを図１（ａ）で説明
した手法でもって形成する。次にＡｓイオン注入をイオ
ン注入エネルギーＥを５０ｋｅｖ，ドーズ量φを１×１
０15〜５×１０15／ｃｍ2 条件で行いｎ+ 型領域２３を
設ける。
【００１８】ここでｎチャネルトランジスタのソース・
ドレイン領域となるｎ+ 型領域２３は、ゲート電極１２
Ｂに自己整合的に形成されるため、ｎ+ 型領域２３形成
用Ａｓイオンはゲート電極１２Ｂ中にも導入される。こ
のためゲート電極１２Ｂ中のボロン含有量は、Ａｓイオ
ン注入時に導入されるＡｓ量より多くしておく必要があ
る。ｐチャネルトランジスタは図１（ａ）で説明した方
法と同じ方法により、多結晶Ｓｉ1-x Ｇｅx 膜からなる
ゲート電極１２Ａ，ｐ+ 型領域１３Ａ等を設けて形成す
る。
ドレイン領域となるｎ+ 型領域２３は、ゲート電極１２
Ｂに自己整合的に形成されるため、ｎ+ 型領域２３形成
用Ａｓイオンはゲート電極１２Ｂ中にも導入される。こ
のためゲート電極１２Ｂ中のボロン含有量は、Ａｓイオ
ン注入時に導入されるＡｓ量より多くしておく必要があ
る。ｐチャネルトランジスタは図１（ａ）で説明した方
法と同じ方法により、多結晶Ｓｉ1-x Ｇｅx 膜からなる
ゲート電極１２Ａ，ｐ+ 型領域１３Ａ等を設けて形成す
る。
【００１９】次にｐ+ 型の多結晶シリコンＳｉ1-x Ｇｅ
x 材料をゲート電極に用いる場合の効果について図２及
び図３を用いて説明する。図２はｐ+ 型多結晶Ｓｉ1-x
Ｇｅx 膜をゲート電極とした場合のＭＯＳ構造のフラッ
トバンド状態でのバンド構造を示す。
x 材料をゲート電極に用いる場合の効果について図２及
び図３を用いて説明する。図２はｐ+ 型多結晶Ｓｉ1-x
Ｇｅx 膜をゲート電極とした場合のＭＯＳ構造のフラッ
トバンド状態でのバンド構造を示す。
【００２０】前記（１）式のフラットバンド電圧Ｖ
FBは、図２に示したｎ型シリコン基板中のフェルミレベ
ルＥF1とｐ+ 型多結晶Ｓｉ1-x Ｇｅx 膜からなるゲート
電極中のフェルミレベルＥF2の差、即ちＶFB＝ＥF1−Ｅ
F2で表わされる。このＶFBは一般に正の値をもつが、先
述したｐチャネルトランジスタの場合負の値の方が好ま
しい。多結晶Ｓｉ1-x Ｇｅx 材料の場合Ｇｅ量の増加と
共にバレンスバンド端のレベルＥV2が特に上がり、バン
ド幅が狭くなることが知られている。これに伴いｐ+ 型
Ｓｉ1-x Ｇｅx 膜のゲート電極中のフェルミレベルＥF2
も上昇する。このために図３に示すように、ゲルマニウ
ム含有量ｘの増加と共にフラットバンド電圧ＶFBは低下
し、０．３＜ｘで負の値をもつようになる。
FBは、図２に示したｎ型シリコン基板中のフェルミレベ
ルＥF1とｐ+ 型多結晶Ｓｉ1-x Ｇｅx 膜からなるゲート
電極中のフェルミレベルＥF2の差、即ちＶFB＝ＥF1−Ｅ
F2で表わされる。このＶFBは一般に正の値をもつが、先
述したｐチャネルトランジスタの場合負の値の方が好ま
しい。多結晶Ｓｉ1-x Ｇｅx 材料の場合Ｇｅ量の増加と
共にバレンスバンド端のレベルＥV2が特に上がり、バン
ド幅が狭くなることが知られている。これに伴いｐ+ 型
Ｓｉ1-x Ｇｅx 膜のゲート電極中のフェルミレベルＥF2
も上昇する。このために図３に示すように、ゲルマニウ
ム含有量ｘの増加と共にフラットバンド電圧ＶFBは低下
し、０．３＜ｘで負の値をもつようになる。
【００２１】ｎチャネルトランジスタの場合のｐ型シリ
コン基板では、フェルミレベルＥF1はミッドギャップ準
位Ｅi1より下に位置するため、ｐ+ 型多結晶シリコンＳ
ｉ1-x Ｇｅx 膜のゲート電極中のフェルミレベルＥF2と
近くなる。このため従来のｎ+ 型多結晶シリコンからな
るゲート電極の場合よりＶFBは正の方向で大きくＶTH制
御も容易である。
コン基板では、フェルミレベルＥF1はミッドギャップ準
位Ｅi1より下に位置するため、ｐ+ 型多結晶シリコンＳ
ｉ1-x Ｇｅx 膜のゲート電極中のフェルミレベルＥF2と
近くなる。このため従来のｎ+ 型多結晶シリコンからな
るゲート電極の場合よりＶFBは正の方向で大きくＶTH制
御も容易である。
【００２２】図４は本発明の第２の実施例の断面図であ
る。
る。
【００２３】図４に示すように、比抵抗５Ω−ｃｍ，面
方位（１００）のｐ型シリコン基板３１の表面にゲート
酸化膜１４を介して厚さ５０〜２００ｎｍのｐ+ 型多結
晶Ｓｉ1-x Ｇｅx 膜３２を第１の実施例で述べた手法で
形成する。更にこのｐ+ 型多結晶Ｓｉ1-x Ｇｅx 膜３２
を被覆するように、厚さ１００〜２００ｎｍのタングス
テン膜３４をスパッタ法又はＣＶＤ法により形成する。
タングステン膜の代りに、他の高融点金属膜、或いはそ
のシリサイド膜を用いてもよい。次でタングステン膜３
４とｐ+ 型多結晶Ｓｉ1-x Ｇｅx 膜３２をパターニング
してゲート電極を形成する。
方位（１００）のｐ型シリコン基板３１の表面にゲート
酸化膜１４を介して厚さ５０〜２００ｎｍのｐ+ 型多結
晶Ｓｉ1-x Ｇｅx 膜３２を第１の実施例で述べた手法で
形成する。更にこのｐ+ 型多結晶Ｓｉ1-x Ｇｅx 膜３２
を被覆するように、厚さ１００〜２００ｎｍのタングス
テン膜３４をスパッタ法又はＣＶＤ法により形成する。
タングステン膜の代りに、他の高融点金属膜、或いはそ
のシリサイド膜を用いてもよい。次でタングステン膜３
４とｐ+ 型多結晶Ｓｉ1-x Ｇｅx 膜３２をパターニング
してゲート電極を形成する。
【００２４】次にＡｓのイオン注入を注入エネルギＥを
５０ｋｅｖ，ドーズ量φを１×１０15〜５×１０15／ｃ
ｍ2 条件で行う。このようにしてｎ+ 型領域（ソース・
ドレイン領域）３３を形成する。これでｐ+ 型多結晶Ｓ
ｉ1-x Ｇx 膜／タングステン膜をゲート電極としたｎチ
ャネルＭＯＳＦＥＴが完成する。このように２層構造の
ゲート電極にすることで、第１の実施例で示した効果に
加え、ゲート電極の低抵抗比が可能になる。
５０ｋｅｖ，ドーズ量φを１×１０15〜５×１０15／ｃ
ｍ2 条件で行う。このようにしてｎ+ 型領域（ソース・
ドレイン領域）３３を形成する。これでｐ+ 型多結晶Ｓ
ｉ1-x Ｇx 膜／タングステン膜をゲート電極としたｎチ
ャネルＭＯＳＦＥＴが完成する。このように２層構造の
ゲート電極にすることで、第１の実施例で示した効果に
加え、ゲート電極の低抵抗比が可能になる。
【００２５】図５は本発明の第３の実施例の断面図であ
り、ゲート電極の構造は図４で説明したものと同一であ
るが、ＭＯＳＦＥＴをＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）上に搭載する場合である。
り、ゲート電極の構造は図４で説明したものと同一であ
るが、ＭＯＳＦＥＴをＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）上に搭載する場合である。
【００２６】シリコン基板４１上に厚さ０．４〜１μｍ
の厚いシリコン酸化膜４２を形成し、その上に貼り合わ
せ方法により薄い単結晶シリコン層を例えば膜厚５０〜
８０ｎｍに形成する。このＳＯＩ層の一部を熱酸化し素
子分離酸化膜４４を形成した後、図４に示した方法でｐ
+ 型多結晶Ｓｉ1-x Ｇｅx 膜３２とタングステン膜３４
からなるゲート電極を設ける。
の厚いシリコン酸化膜４２を形成し、その上に貼り合わ
せ方法により薄い単結晶シリコン層を例えば膜厚５０〜
８０ｎｍに形成する。このＳＯＩ層の一部を熱酸化し素
子分離酸化膜４４を形成した後、図４に示した方法でｐ
+ 型多結晶Ｓｉ1-x Ｇｅx 膜３２とタングステン膜３４
からなるゲート電極を設ける。
【００２７】次に不純物としてＡｓ或いはボロンをドー
ピングし、ソース・ドレイン領域４３を形成してチャネ
ル領域４５と区別し、ｎチャネル或いはｐチャネルトラ
ンジスタを構成する。
ピングし、ソース・ドレイン領域４３を形成してチャネ
ル領域４５と区別し、ｎチャネル或いはｐチャネルトラ
ンジスタを構成する。
【００２８】このようなＳＯＩ上に搭載したＭＯＳＦＥ
Ｔの場合、チャネル領域４５は完全に空乏層化して用い
られると共に、その直下に厚いシリコン酸化膜４２が存
在するために、しきい値電圧ＶTHの絶対値が低下する。
ｐ+ 型多結晶Ｓｉ1-x Ｇｅx膜の使用は、このＶTHの絶
対値低下を抑制する働きをするため、よりその効果を発
揮する。更にＳＯＩ搭載のＭＯＳＦＥＴはショートチャ
ネル効果の低減，パンチスルーの低減及び高速度化等を
もたらすため、チャネル長１／４μｍ以下の超微細ＭＯ
ＳＦＥＴとして最適な構造を有し、ゲート電極にｐ+ 型
多結晶Ｓｉ1-xＧｅx 膜を用いることで、その実現が容
易となる。
Ｔの場合、チャネル領域４５は完全に空乏層化して用い
られると共に、その直下に厚いシリコン酸化膜４２が存
在するために、しきい値電圧ＶTHの絶対値が低下する。
ｐ+ 型多結晶Ｓｉ1-x Ｇｅx膜の使用は、このＶTHの絶
対値低下を抑制する働きをするため、よりその効果を発
揮する。更にＳＯＩ搭載のＭＯＳＦＥＴはショートチャ
ネル効果の低減，パンチスルーの低減及び高速度化等を
もたらすため、チャネル長１／４μｍ以下の超微細ＭＯ
ＳＦＥＴとして最適な構造を有し、ゲート電極にｐ+ 型
多結晶Ｓｉ1-xＧｅx 膜を用いることで、その実現が容
易となる。
【００２９】上記実施例においてはゲート電極に用いる
多結晶Ｓｉ1-x Ｇｅx 材料にボロンをドーピングしたｐ
+ 型Ｓｉ1-x Ｇｅx 膜について述べたが、Ａｓ，Ｐ等の
ドーピングでｎ+ 型Ｓｉ1-x Ｇｅx 膜を用いても、その
効果は小さいが同様に有効となる。
多結晶Ｓｉ1-x Ｇｅx 材料にボロンをドーピングしたｐ
+ 型Ｓｉ1-x Ｇｅx 膜について述べたが、Ａｓ，Ｐ等の
ドーピングでｎ+ 型Ｓｉ1-x Ｇｅx 膜を用いても、その
効果は小さいが同様に有効となる。
【００３０】
【発明の効果】以上説明したように本発明では、ＭＯＳ
ＦＥＴのゲート電極として多結晶のＳｉ1-x Ｇｅx 材料
を用いそのバンド構造での禁制帯幅を狭めることで、シ
リコン基板との仕事関数差を小さく制御することが容易
になる。このためＭＯＳＦＥＴのしきい値電圧ＶTHの制
御が簡単となり、更にＭＯＳＦＥＴの微細化に伴うシリ
コン基板中の不純物量の増加を不必要にできる。
ＦＥＴのゲート電極として多結晶のＳｉ1-x Ｇｅx 材料
を用いそのバンド構造での禁制帯幅を狭めることで、シ
リコン基板との仕事関数差を小さく制御することが容易
になる。このためＭＯＳＦＥＴのしきい値電圧ＶTHの制
御が簡単となり、更にＭＯＳＦＥＴの微細化に伴うシリ
コン基板中の不純物量の増加を不必要にできる。
【図１】本発明の第１の実施例の断面図。
【図２】第１の実施例におけるＭＯＳ構造のフラットバ
ンド状態でのバンド構造を示す模式図。
ンド状態でのバンド構造を示す模式図。
【図３】実施例におけるゲート電極のゲルマニウム含有
量とフラットバンド電圧との関係を示す図。
量とフラットバンド電圧との関係を示す図。
【図４】本発明の第２の実施例の断面図。
【図５】本発明の第３の実施例の断面図。
【図６】従来のＭＯＳ構造のバンド構造を示す模式図。
１１，２１ ｎ型シリコン基板 １２，１２Ａ，１２Ｂ ゲート電極 １３，１３Ａ ｐ+ 型領域 １４ ゲート酸化膜 ２０ ｐウェル ２３ ｎ+ 型領域 ３１ ｐ型シリコン基板 ３２ 多結晶Ｓｉ1-x Ｇｅx 膜 ３３ ｎ+ 型領域 ３４ タングステン膜 ４１ シリコン基板 ４２ シリコン酸化膜 ４３ ソース・ドレイン領域 ４４ 素子分離酸化膜 ４５ チャネル領域
Claims (6)
- 【請求項１】 シリコン基板上に形成する絶縁ゲート電
界効果トランジスタのゲート電極の少くとも一部に多結
晶シリコン・ゲルマニウム（Ｓｉ1-x Ｇｅx ）合金膜を
用い、前記合金膜中のゲルマニウム組成比ｘが０．３〜
０．８となるようにしていることを特徴とする半導体装
置。 - 【請求項２】 シリコン基板上に形成する絶縁ゲート電
界効果トランジスタのゲート電極の少くとも一部にＳｉ
1-x Ｇｅx 合金膜を用い、前記合金膜にｐ型不純物とｎ
型不純物とをドーピングしていることを特徴とする半導
体装置。 - 【請求項３】 シリコン基板上に形成する絶縁ゲート電
界効果トランジスタのゲート電極がＳｉ1-x Ｇｅx 合金
膜上に金属膜を配置した２層構造になっていることを特
徴とする半導体装置。 - 【請求項４】 シリコン基板上に形成する絶縁ゲート電
界効果トランジスタのゲート電極がＳｉ1-x Ｇｅx 合金
膜上に金属膜を配置した２層構造になっていることを特
徴とする請求項２記載の半導体装置。 - 【請求項５】 前記Ｓｉ1-x Ｇｅx 合金膜中のゲルマニ
ウム組成比ｘが０．３〜０．８であることを特徴とする
請求項２、請求項３または請求項４記載の半導体装置。 - 【請求項６】 前記金属膜は高融点金属或いはそれらの
シリサイドであることを特徴とする請求項３、請求項４
または請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031203A JP2876866B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031203A JP2876866B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235335A JPH05235335A (ja) | 1993-09-10 |
| JP2876866B2 true JP2876866B2 (ja) | 1999-03-31 |
Family
ID=12324863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031203A Expired - Lifetime JP2876866B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876866B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2740087B2 (ja) * | 1992-08-15 | 1998-04-15 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| JPH1168105A (ja) | 1997-08-26 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000277744A (ja) * | 1999-01-18 | 2000-10-06 | Sony Corp | 半導体装置 |
| US6787805B1 (en) | 1999-06-23 | 2004-09-07 | Seiko Epson Corporation | Semiconductor device and manufacturing method |
| KR100587053B1 (ko) * | 2000-06-30 | 2006-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100402381B1 (ko) * | 2001-02-09 | 2003-10-17 | 삼성전자주식회사 | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 |
-
1992
- 1992-02-19 JP JP4031203A patent/JP2876866B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235335A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981222 |