JP2000277744A

JP2000277744A - 半導体装置

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Publication number: JP2000277744A
Application number: JP2000006144A
Authority: JP
Inventors: Takashi Noguchi; 隆野口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-18
Filing date: 2000-01-11
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】特性のばらつきを改善し、高速化および低電
圧化を図ることができる半導体装置を提供する。【解決手段】ガラスまたはプラスチックよりなる基板
１の上にバッファ層２を介してｎＭＯＳトランジスタ１
０とｐＭＯＳトランジスタ２０とが形成されている。ｎ
ＭＯＳトランジスタ１０およびｐＭＯＳトランジスタ２
０は多結晶Ｓｉよりなる伝導領域１１，２１と、それら
に対応して設けられたゲート電極１５，２５とをそれぞ
れ有している。ゲート電極１５，２５はｐ型ＳｉＧｅま
たはｐ型Ｇｅにより構成されている。ゲート電極１５，
２５の各ゲート長Ｌまたは各ゲート幅Ｗと対応する伝導
領域１１，２１の平均結晶粒径ｄとの関係は、Ｌ≦ｄお
よびＷ＞ｄとなっている。これにより、ゲート長を短く
しても特性のばらつきを小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多結晶の半導体よ
りなる伝導領域と、この伝導領域に対応して設けられた
ゲート電極とを備えた半導体装置に関する。

【０００２】

【従来の技術】従来、ＬＳＩ（Large Scale Integrated
circuit）などの半導体装置は、例えば、単結晶シリコ
ン基板の上に直接トランジスタなどを形成することによ
り構成されていた。しかし、このような半導体装置は、
単結晶の基板を用いているので、ウェーハよりも大きな
面積のものを形成することができず、かつ割れやすかっ
た。また、この半導体装置では、微細化により高速化お
よび低電圧化が図られてきたが、トランジスタに接合容
量が存在するため高速化および低電圧化にも限界があっ
た。

【０００３】そこで、この寄生容量を低減するために、
絶縁膜上に単結晶シリコンの薄膜を形成した基板（ＳＯ
Ｉ；Silicon on Insulator）を用い、その上に半導体装
置を形成する技術が研究されている。しかし、絶縁膜上
に単結晶の薄膜を形成するのは難しく、コストが高くつ
いてしまう。また、現在開発されているＳＯＩの製造方
法ではウェーハを用いるので、このＳＯＩを用いる場合
もウェーハよりも大面積の半導体装置を得ることはでき
ない。

【０００４】また、寄生容量を低減する他の技術として
は、絶縁基板の上に多結晶シリコンの薄膜を形成し、そ
の上に半導体装置を形成することも研究されている。多
結晶の薄膜は最新のＥＬＡ（Excimer Laser Annealing
）技術を用いれば大型のガラスなどよりなる基板の上
に形成することができるので（T.Noguchi et al., Exte
nded Abstracts of IC SSDM p620 c1991参照）、多結晶
の薄膜を用いる技術は、ＬＣＤ（Liquid Crystal Displ
ay）などと制御用のＬＳＩとを同一基板上に形成するシ
ステム・オン・パネルを実現するものとして大きく期待
されている（日経マイクロデバイス，1997，２月号，90
頁参照）。

【０００５】

【発明が解決しようとする課題】しかしながら、多結晶
の薄膜を用いて半導体装置を形成した場合、トランジス
タの伝導領域が多結晶により構成されることになるの
で、伝導領域を微細化すると粒界の存在により特性にば
らつきが生じてしまうという問題があった（T.Noguchi
, Jap. J. Appl. Phys., Vol.32 (1993) L1584参
照）。よって、ＭＯＳトランジスタのスケーリング（sc
aling ）則をそのまま用いることができず、微細化すな
わち高速化および低電圧化を図ることが難しかった。

【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、特性のばらつきを改善し、高速化お
よび低電圧化を図ることができる半導体装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】本発明の半導体装置は、
互いに離間して位置するソース領域およびドレイン領域
にそれぞれ隣接して設けられ多結晶の半導体よりなる伝
導領域と、この伝導領域に対応して設けられたゲート電
極とを備えたものであって、ゲート電極のゲート長は伝
導領域の平均結晶粒径長さ以下の値であり、ゲート電極
のゲート幅は伝導領域の平均結晶粒径長さよりも大きい
値のものである。

【０００８】この半導体装置では、ゲート長が伝導領域
の平均結晶粒径長さ以下の値であり、ゲート幅が伝導領
域の平均結晶粒径長さよりも大きい値となっているの
で、ゲート長を短くしても特性のばらつきが小さい。よ
って、高速化および低電圧化が図られる。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１０】（第１の実施の形態）図１は本発明の第１
の実施の形態に係る半導体装置の構成を表すものであ
る。この半導体装置は、基板１の一面にバッファ層２を
介して形成されたＣＭＯＳトランジスタを備えている。
このＣＭＯＳトランジスタは、バッファ層２の基板１と
反対側の一面に互いに離間して形成されたｎＭＯＳトラ
ンジスタ１０とｐＭＯＳトランジスタ２０とからなる相
補型の一対の半導体素子である。

【００１１】なお、基板１は、例えば、石英ガラスある
いは無アルカリガラスなどのガラスにより構成されてい
る。バッファ層２は、例えば、基板１の側から順に積層
された窒化ケイ素（Ｓｉ₃Ｎ₄）層と二酸化ケイ素（Ｓ
ｉＯ₂）層とにより構成されている。窒化ケイ素層の積
層方向の厚さ（以下、単に厚さという）は例えば１００
ｎｍであり、二酸化ケイ素層の厚さは例えば３００ｎｍ
である。

【００１２】ｎＭＯＳトランジスタ１０は、バッファ層
２の一面に形成された伝導領域１１と、この伝導領域１
１に隣接してバッファ層２の一面に形成されたソース領
域１２と、このソース領域１２と離間しかつ伝導領域１
１に隣接してバッファ層２の一面に形成されたドレイン
領域１３とをそれぞれ有している。

【００１３】伝導領域１１は電流の通路となるものであ
り、例えば、不純物を添加しない多結晶のシリコン（Ｓ
ｉ）により構成されている。ソース領域１２およびドレ
イン領域１３は、例えば、リン（Ｐ）などのｎ型不純物
を添加した多結晶のｎ型シリコンによりそれぞれ構成さ
れている。なお、多結晶には、特願平９−３０５５２号
明細書において説明されているいわゆる準単結晶も含ま
れる。ちなみに、この準単結晶というのは、ほぼ単結晶
の複数の結晶粒からなると共に、各結晶粒は一面方位に
優先配向しており、互いに隣接する各結晶粒は少なくと
もその粒界の一部で互いにほぼ格子整合しているものを
言う。

【００１４】伝導領域１１の厚さは、伝導領域１１の平
均結晶粒径長さ以下の値であることが好ましい。単位面
積当たりの全トラップ密度が少なくなるので、リークが
小さく、反転特性も良くなり、すなわちＳ値も改善され
るからである。また、具体的な数値で言えば、伝導領域
１１の厚さは８０ｎｍ以下であることが好ましい。特に
ＥＬＡ技術を用いて結晶化する場合に、より有効に加熱
されるからである。例えば、ここでは、伝導領域１１の
厚さが４０ｎｍであり、伝導領域１１の平均結晶粒径長
さが典型的には１μｍとなっている。また、ソース領域
１２およびドレイン領域１３の各厚さは伝導領域１１の
厚さとそれぞれ同一とされている。

【００１５】なお、伝導領域１１の平均結晶粒径長さｄ
は、例えば、伝導領域１１を構成する各結晶粒の長径長
さｘと短径長さｙとから数１に示した計算式により求め
られる。数１においてｎは結晶粒の数である。

【００１６】

【数１】

【００１７】また、結晶粒の長径長さｘおよび短径長さ
ｙは、例えば、伝導領域１１の基板１と反対側の表面を
含む面を基準面としてそれぞれ次のように決定される。
図２は伝導領域１１を基板１の反対側から見たものであ
り、基準面における結晶の状態を表している。図２に示
したように、例えば、長径長さｘは少なくとも一部が伝
導領域１１に存在する結晶粒Ｍの基準面における最大径
長さであり、短径長さｙは少なくとも一部が伝導領域１
１に存在する結晶粒Ｍの基準面における長径に対する中
心垂線の長さである。

【００１８】ｎＭＯＳトランジスタ１０は、また、図１
に示したように、伝導領域１１のバッファ層２と反対側
にゲート絶縁膜１４を介して形成されたゲート電極１５
を有している。ゲート電極１５とゲート絶縁膜１４とは
非オーミック接触状態となっている。ゲート絶縁膜１４
は二酸化ケイ素，窒化ケイ素あるいは酸素と窒素とケイ
素との化合物（酸化窒化ケイ素）などの絶縁体により構
成されており、ゲート絶縁膜１４の厚さは電荷が量子力
学的に容易にトンネリングできない厚さ（例えば５０ｎ
ｍ以上）とされている。例えば、ここにおけるゲート絶
縁膜１４の厚さは６０ｎｍとなっている。

【００１９】ゲート電極１５は、例えば、厚さが４０ｎ
ｍであり、ボロン（Ｂ）などのｐ型不純物を添加した多
結晶のｐ型シリコンゲルマニウム（ＳｉＧｅ）または多
結晶のｐ型ゲルマニウム（Ｇｅ）により構成されてい
る。ゲート電極１５をシリコンゲルマニウムまたはゲル
マニウムにより構成するのは、シリコンにより構成する
場合に比べて、低温で形成することができると共に、低
電圧化することができるからである。多結晶シリコンよ
りなる伝導領域１１のバンドギャップの中央近傍にフェ
ルミ準位が位置するように制御することができ、ｎＭＯ
Ｓトランジスタ１０のゲート電極１５と後述するｐＭＯ
Ｓトランジスタ２０のゲート電極２５とを導電型が同一
の半導体によりそれぞれ構成しても優れた駆動特性を得
ることができるからである。

【００２０】なお、ゲート電極１５はシリコンとゲルマ
ニウムとにおけるゲルマニウムの割合（以下、ゲルマニ
ウムの割合と言う）が２０原子％以上であるシリコンゲ
ルマニウム、またはゲルマニウムにより構成されること
が好ましく、更には、ゲルマニウムの割合が３０原子％
以上９０原子％以下の範囲内であるシリコンゲルマニウ
ムにより構成されることが好ましい。ゲルマニウムの割
合が小さいと、低温での形成および低電圧化を十分に図
ることができないと共に、伝導領域１１のバンドギャッ
プの中央近傍にフェルミ準位が位置するように制御でき
ないからである。

【００２１】ゲート電極１５のゲート長は短い方が高速
化および低電圧化を図ることができるので好ましく、具
体的には、０．５μｍよりも短い方が好ましい。また、
ゲート電極１５のゲート長は伝導領域１１の平均結晶粒
径長さ以下の値とされ、ゲート電極１５のゲート幅は伝
導領域１１の平均結晶粒径長さよりも大きな値とされて
おり、ゲート長を短くしても特性のばらつきを小さくす
ることができるようになっている。なお、特性のばらつ
きをより小さくするにはゲート幅を伝導領域１１の平均
結晶粒径長さの３倍よりも大きな値とすることが好まし
く、更にばらつきを小さくするにはゲート幅を伝導領域
１１の平均結晶粒径長さの５倍よりも大きな値とするこ
とが好ましい。

【００２２】例えば、ここでは、ゲート長が０．２μｍ
であり、ゲート幅が２μｍとなっている。ちなみに、ゲ
ート長というのは、図３に示したように、ソース領域１
２とドレイン領域１３との間におけるゲート電極１５の
長さＬのことであり、ゲート幅というのは、図３に示し
たように、ゲート長方向に対して垂直な方向において伝
導領域１１に対応するゲート電極１５の幅Ｗのことであ
る。なお、図３はゲート電極１５の側から見た平面図で
あり、ゲート絶縁膜１４，ソース電極１６およびドレイ
ン電極１７をそれぞれ省略して表している。

【００２３】ｎＭＯＳトランジスタ１０は、更に、図１
に示したように、ソース領域１２に対して電気的に接続
されたソース電極１６と、ドレイン領域１３に対して電
気的に接続されたドレイン電極１７とをそれぞれ有して
いる。ソース電極１６はアルミニウム（Ａｌ）または銅
（Ｃｕ）などの低抵抗の金属により構成されており、ソ
ース領域１２とオーミック接触している。ドレイン電極
１７はソース電極１６と同様の金属により構成されてお
り、ドレイン領域１３とオーミック接触している。

【００２４】ｐＭＯＳトランジスタ２０は、バッファ層
２の一面に形成された伝導領域２１と、この伝導領域２
１に隣接してバッファ層２の一面に形成されたソース領
域２２と、このソース領域２２と離間しかつ伝導領域２
１に隣接してバッファ層２の一面に形成されたドレイン
領域２３とをそれぞれ有している。

【００２５】伝導領域２１は、ｎＭＯＳトランジスタ１
０の伝導領域１１と同一の構成を有している。すなわ
ち、伝導領域２１は例えば不純物を添加しない多結晶の
シリコンにより構成されており、伝導領域２１の厚さは
伝導領域２１の平均結晶粒径長さ以下の値とされること
が好ましい。なお、伝導領域２１の平均結晶粒径長さも
伝導領域１１の平均結晶粒径長さと同一の方法により求
められる。

【００２６】ソース領域２２は、導電型が異なることを
除き、ｎＭＯＳトランジスタ１０のソース領域１２と同
一の構成を有している。同様にドレイン領域２３も、導
電型が異なることを除き、ｎＭＯＳトランジスタ１０の
ドレイン領域１３と同一の構成を有している。例えば、
ソース領域２２およびドレイン領域２３は、ボロンなど
のｐ型不純物を添加したｐ型シリコンによりそれぞれ構
成されている。

【００２７】ｐＭＯＳトランジスタ２０は、また、伝導
領域２１のバッファ層２と反対側にゲート絶縁膜２４を
介して形成されたゲート電極２５を有している。ゲート
絶縁膜２４はｎＭＯＳトランジスタ１０のゲート絶縁膜
１４と同一の構成を有しており、ゲート電極２５はｎＭ
ＯＳトランジスタ１０のゲート電極１５と同一の構成を
有している。

【００２８】ここでゲート電極１５とゲート電極２５と
を導電型が同一の半導体によりそれぞれ構成するのは、
同一の製造工程によりそれらを同時に形成することがで
きるので製造工程を簡素化することができ好ましいから
である。また、ゲート電極１５とゲート電極２５とをｐ
型半導体によりそれぞれ構成するのは、ゲート電極１
５，２５に対して配線を容易にオーミック接触させるこ
とができるからである。なお、ゲート電極２５のゲート
長は伝導領域２１の平均結晶粒径長さ以下の値とされ、
ゲート電極２５のゲート幅は伝導領域２１の平均結晶粒
径長さよりも大きな値とされている。

【００２９】ｐＭＯＳトランジスタ２０は、更に、ソー
ス領域２２と電気的に接続されたソース電極２６および
ドレイン領域２３と電気的に接続されたドレイン電極２
７をそれぞれ有している。ソース電極２６はｎＭＯＳト
ランジスタ１０のソース電極１６と同一の構成を有して
おり、同じくドレイン電極２７はｎＭＯＳトランジスタ
１０のドレイン電極１７と同一の構成を有している。

【００３０】図４は図１に示した半導体装置の回路構成
の一例を表すものである。このように、この半導体装置
は、ｎＭＯＳトランジスタ１０およびｐＭＯＳトランジ
スタ２０によりインバータを構成している。このインバ
ータは、各トランジスタのゲート電極１５，２５に共通
して接続された入力端子３１から入力された信号を、反
転して各トランジスタのソース・ドレイン間に共通して
接続された出力端子３２から出力するようになってい
る。

【００３１】このような構成を有する半導体装置は、次
のように作用する。

【００３２】この半導体装置では、ｎＭＯＳトランジス
タ１０においてゲート電極１５に電圧が印加されると、
ソース領域１２とドレイン領域１３との間に流れる電流
が変調される。また、ｐＭＯＳトランジスタ２０におい
てゲート電極２５に電圧が印加されると、ソース領域２
２とドレイン領域２３との間に流れる電流が変調され
る。ここでは、ゲート電極１５およびゲート電極２５の
各ゲート長がそれぞれ対応する伝導領域１１，２１の各
平均結晶粒径長さ以下の値となっており、各ゲート幅が
それぞれ対応する伝導領域１１，２１の各平均結晶粒径
長さよりも大きな値となっているので、各ゲート長を短
くしてもゲート電圧とソースドレイン電流との関係につ
いてばらつきが小さく、高い精度での動作が可能となっ
ている。

【００３３】このような半導体装置は、次のようにして
製造することができる。

【００３４】図５および図６はその各製造工程を表すも
のである。まず、図５（Ａ）に示したように、例えば、
ガラスよりなる基板１を用意し、その上に、ＣＶＤ（Ch
emical Vapor Deposition ）法またはスパッタリング法
により窒化ケイ素層および二酸化ケイ素層を順次積層し
てバッファ層２を形成する。次いで、バッファ層２の上
に、例えば、プラズマＣＶＤ法またはスパッタリング法
により、非結晶（アモルファス）のシリコンよりなる半
導体層４１を形成する。この半導体層４１は、伝導領域
１１，２１、ソース領域１２，２２およびドレイン領域
１３，２３をそれぞれ構成するものである。

【００３５】続いて、半導体層４１をプラズマＣＶＤ法
により形成した場合には、例えば４００℃以上の温度で
加熱するか、またはエネルギービームを照射して、半導
体層４１に含まれる水素を除去する。そののち、例え
ば、半導体層４１にエキシマレーザビームＥ₁を３００
ｍＪ／ｃｍ²のエネルギー密度で照射して半導体層４１
を加熱する（ＥＬＡ）。その際、エキシマレーザビーム
の波長としては、ＸｅＣｌの３０８ｎｍ，ＫｒＦの２４
８ｎｍあるいはＡｒＦの１９３ｎｍなどを用いる。これ
により、半導体層４１を構成する非結晶シリコンが結晶
化され、半導体層４１は多結晶シリコンにより構成され
る。

【００３６】半導体層４１の結晶化を行ったのち、図５
（Ｂ）に示したように、例えば、リソグラフィ技術を用
い、伝導領域１１，２１、ソース領域１２，２２および
ドレイン領域１３，２３の各形成予定領域をそれぞれ残
して、エッチングにより半導体層４１を選択的に除去す
る。半導体層４１を選択的に除去したのち、例えば、半
導体層４１側の全面に、スパッタリング法またはＣＶＤ
法により二酸化ケイ素または窒化ケイ素などよりなる絶
縁膜４２を形成し、ゲート絶縁膜１４，２４をそれぞれ
形成する。

【００３７】絶縁膜４２を形成したのち、図６（Ａ）に
示したように、絶縁膜４２の上に、例えば、プラズマＣ
ＶＤ法またはスパッタリング法により、ｐ型不純物を添
加した非結晶（アモルファス）のｐ型シリコンゲルマニ
ウムまたはｐ型ゲルマニウムよりなる半導体層４３を形
成する。半導体層４３をプラズマＣＶＤ法により形成し
た場合には、例えば４００℃以上の温度で加熱するか、
またはランプアニールにより、半導体層４３に含まれる
水素を除去する。続いて、半導体層４１を結晶化したの
と同様に、半導体層４３にエキシマレーザビームＥ₂を
照射して加熱し、半導体層４３を結晶化する。なお、そ
の際、エキシマレーザビームＥ₂のエネルギー密度は、
半導体層４１を結晶化する際よりも小さく２５０ｍＪ／
ｃｍ²とする。シリコンゲルマニウムおよびゲルマニウ
ムはシリコンよりも融点が低いので、シリコンよりも低
温で結晶化することができるからである。

【００３８】半導体層４３を結晶化したのち、図６
（Ｂ）に示したように、例えば、リソグラフィ技術を用
い、エッチングにより半導体層４３を選択的に除去し
て、ゲート電極１５，２５をそれぞれ形成する。次い
で、例えば、リソグラフィ技術を用い、イオン注入Ｉ₁
によりリンなどのｎ型不純物を半導体層４１に選択的に
注入するか、またはイオンシャワーでドープして、ソー
ス領域１２およびドレイン領域１３をそれぞれ形成す
る。これにより、ソース領域１２およびドレイン領域１
３の間に伝導領域１１が形成される。続いて、例えば、
リソグラフィ技術を用い、イオン注入Ｉ₂によりボロン
などのｐ型不純物を半導体層４１に選択的に注入して、
ソース領域２２およびドレイン領域２３をそれぞれ形成
する。これにより、ソース領域２２およびドレイン領域
２３の間に伝導領域２１が形成される。そののち、例え
ばＥＬＡまたはランプアニールにより、ソース領域１
２，２２およびドレイン領域１３，２３にそれぞれ添加
した不純物を活性化させる。

【００３９】不純物を活性化させたのち、絶縁膜４２を
選択的に除去してソース領域１２，２２およびドレイン
領域１３，２３を表面に露出させる。そののち、例え
ば、真空蒸着法により、ソース領域１２，２２およびド
レイン領域１３，２３にそれぞれ対応させて、ソース電
極１６，２６およびドレイン電極１７，２７を選択的に
それぞれ形成する。これにより、図１に示した半導体装
置が形成される。

【００４０】このように本実施の形態に係る半導体装置
によれば、ゲート電極１５，２５の各ゲート長を対応す
る伝導領域１１，２１の各平均結晶粒径長さ以下の値と
し、各ゲート幅を対応する伝導領域１１，２１の各平均
結晶粒径長さよりも大きい値とするようにしたので、ゲ
ート長を短くしてもゲート電圧とソースドレイン電流と
の関係についてばらつきを小さくすることができ、高い
精度で動作させることができる。よって、ゲート長を短
くすることができ、高速化および低電圧化を図ることが
できる。従って、ガラスなどよりなる基板１の上に形成
しても優れた特性を得ることができ、本実施の形態に係
る半導体装置をＬＣＤ，ＥＬＤ（Electro Luminesence
Disply），ポリマーディスプレイ，太陽電池，メモリ，
センサアレイ，Ａ／Ｄコンバータ，インタフェース回路
および演算回路などと共に同一の基板１に形成すること
ができる。

【００４１】また、伝導領域１１，２１の各厚さを各平
均結晶粒径長さ以下の値とするようにすれば、リークが
少なく、反転特性も良くなり、駆動電流も大きくとるこ
とができる。

【００４２】更に、ゲート電極１５，２５をシリコンゲ
ルマニウムまたはゲルマニウムによりそれぞれ構成する
ようにしたので、シリコンに比べて低温で形成すること
ができると共に、低電圧化することができる。また、多
結晶シリコンよりそれぞれなる伝導領域１１，２１の各
バンドギャップの中央近傍にフェルミ準位が位置するよ
うに制御することができ、ｎＭＯＳトランジスタ１０の
ゲート電極１５とｐＭＯＳトランジスタ２０のゲート電
極２５とを同一の導電型を有する半導体によりそれぞれ
構成しても優れた駆動特性を得ることができる。よっ
て、ゲート電極１５，２５を導電型が同一の半導体によ
りそれぞれ構成することができ、製造工程を簡素化する
ことができる。

【００４３】加えて、ゲート電極１５，２５をゲルマニ
ウムの割合が２０原子％以上であるシリコンゲルマニウ
ム、またはゲルマニウムによりそれぞれ構成するように
すれば、これらについてより高い効果を得ることができ
る。特に、ゲート電極１５，２５をゲルマニウムの割合
が３０原子％以上９０原子％以下の範囲内であるシリコ
ンゲルマニウムによりそれぞれ構成するようにすれば、
ゲート電極１５，２５を同一の導電型を有する半導体に
よりそれぞれ構成した際により優れた駆動特性を得るこ
とができる。

【００４４】更にまた、ゲート電極１５，２５を導電型
が同一の半導体によりそれぞれ構成するようにしたの
で、製造工程を簡素化することができる。加えてまた、
ゲート電極１５，２５をｐ型半導体によりそれぞれ構成
するようにしたので、ゲート電極１５，２５に対して配
線を容易にオーミック接触させることができる。

【００４５】（第２の実施の形態）本実施の形態に係る
半導体装置は、基板１がプラスチックにより構成される
ことを除き、第１の実施の形態と基本的には同一の構
成，作用および効果を有している。よって、ここでは、
図１乃至図６を参照し、対応する構成要素には第１の実
施の形態と同一の符号を付して同一部分についての詳細
な説明を省略する。

【００４６】この半導体装置では基板１がガラスよりも
耐熱温度が低いプラスチックにより構成されているの
で、製造の際に行うＥＬＡの影響が基板１に及ばないよ
うに、バッファ層２の厚さは厚い方が好ましい（図１参
照）。例えば、バッファ層２を構成する二酸化ケイ素層
の厚さは５００ｎｍ以上であることが好ましく、より好
ましくは１μｍ以上である。

【００４７】また、伝導領域１１，２１、ソース領域１
２，２２およびドレイン領域１３，２３は、シリコンゲ
ルマニウムまたはゲルマニウムによりそれぞれ構成され
ることが好ましい（図１参照）。シリコンにより構成す
る場合に比べて低温で形成することができるからであ
る。

【００４８】このような構成を有する半導体装置は、第
１の実施の形態と同様にして製造することができる。但
し、半導体層４１，４３をＣＶＤ法によりそれぞれ形成
する場合には（図５（Ａ）および図６（Ａ）参照）、２
５０℃以下の温度で成膜するようにする。また、半導体
層４１，４３から水素を除去する工程は、低エネルギー
密度のＥＬＡにより行うようにする。

【００４９】このようにこの半導体装置によれば、バッ
ファ層２を厚くするようにしたので、製造の際に行うＥ
ＬＡの影響が基板１に及ばないようにすることができ
る。また、伝導領域１１，２１、ソース領域１２，２２
およびドレイン領域１３，２３をシリコンゲルマニウム
によりそれぞれ構成するようにしたので、低温で形成す
ることができる。よって、プラスチックよりなる基板１
の上にも形成することができ、コストを低減することが
できる。

【００５０】以上、各実施の形態を挙げて本発明を説明
したが、本発明はこれら各実施の形態に限定されるもの
ではなく、種々変形可能である。例えば、上記各実施の
形態においては、ＣＭＯＳトランジスタを有する半導体
装置について説明したが、本発明は、互いに離間して位
置するソース領域およびドレイン領域にそれぞれ隣接し
て設けられた伝導領域と、この伝導領域に対応して設け
られたゲート電極とを備えた半導体装置について広く適
用される。すなわち、トランジスタを有する半導体装
置、例えば、トランスファーゲート，スイッチ，センサ
アンプ，バッファ，Ａ／Ｄコンバータ，差動アンプ，シ
フトレジスタなどを有する半導体装置であれば、本発明
を適用することができる。

【００５１】また、上記第１の実施の形態においては、
伝導領域１１、ソース領域１２およびドレイン領域１３
をシリコンにより構成する場合について説明したが、第
２の実施の形態と同様に、シリコンゲルマニウムまたは
ゲルマニウムによりそれぞれ構成するようにしてもよ
い。更に、上記各実施の形態において、伝導領域１１，
２１、ソース領域１２，２２およびドレイン領域１３，
２３をガリウムヒ素（ＧａＡｓ）などの化合物半導体に
よりそれぞれ構成するようにしてもよい。

【００５２】更に、上記各実施の形態においては、ゲー
ト電極１５，２５を多結晶半導体によりそれぞれ構成す
る場合について説明したが、非晶質などの他の非単結晶
半導体によりそれぞれ構成するようにしてもよく、アル
ミニウムあるいは銅などの低抵抗の金属によりそれぞれ
構成するようにしてもよい。

【００５３】加えて、上記各実施の形態においては、バ
ッファ層２を順次積層した窒化ケイ素層および二酸化ケ
イ素層により構成するようにしたが、窒化ケイ素層また
は二酸化ケイ素層のどちらか一方のみにより構成するよ
うにしてもよく、酸化窒化ケイ素層などの他の絶縁層に
より構成するようにしてもよい。

【００５４】更にまた、上記各実施の形態においては、
基板１をガラスまたはプラスチックにより構成する場合
について説明したが、単結晶シリコンなどの他の材料に
より構成するようにしてもよく、シリコンウェーハの表
面に二酸化ケイ素膜を形成した低コストの基板を用いる
ようにしてもよい。

【００５５】加えてまた、上記各実施の形態において
は、基板１の上にバッファ層２を介して半導体装置を形
成する場合について説明したが、他の半導体装置の上に
絶縁膜を介して形成するようにしてもよい。

【００５６】

【発明の効果】以上説明したように請求項１乃至８のい
ずれか１に記載の半導体装置によれば、ゲート電極のゲ
ート長を伝導領域の平均結晶粒径長さ以下の値とし、ゲ
ート幅を伝導領域の平均結晶粒径長さよりも大きい値と
するようにしたので、ゲート長を短くしても特性のばら
つきを小さくすることができ、高い精度で動作させるこ
とができる。よって、ゲート長を短くすることができ、
高速化および低電圧化を図ることができる。従って、ガ
ラスあるいはプラスチックなどよりなる基板またはシリ
コンウェーハの表面に二酸化ケイ素膜を形成した低コス
トの基板の上に形成しても優れた特性を得ることがで
き、本発明の半導体装置をＬＣＤ，ＥＬＤ，ポリマーデ
ィスプレイ，太陽電池あるいは特性の異なる他の半導体
装置などと共に同一の基板に形成することができるとい
う効果を奏する。

【００５７】特に、請求項２乃至４のいずれか１に記載
の半導体装置によれば、ゲート電極をシリコンゲルマニ
ウムまたはゲルマニウムにより構成するようにしたの
で、シリコンに比べて低温で形成することができると共
に、低電圧化することができるという効果を奏する。

【００５８】また、請求項７乃至９のいずれか１に記載
の半導体装置によれば、一対の半導体素子における各ゲ
ート電極を導電型が同一の半導体によりそれぞれ構成す
るようにしたので、製造工程を簡素化することができる
という効果を奏する。

【００５９】更に、請求項８または９に記載の半導体装
置によれば、一対の半導体素子における各ゲート電極を
ｐ型半導体によりそれぞれ構成するようにしたので、各
ゲート電極に対する配線を容易にオーミック接触させる
ことができるという効果を奏する。

【００６０】加えて、請求項７記載の半導体装置によれ
ば、一対の半導体素子における各ゲート電極をシリコン
ゲルマニウムまたはゲルマニウムによりそれぞれ構成す
るようにしたので、各ゲート電極をそれぞれ同一の導電
型としても優れた駆動特性を得ることができるという効
果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置の構成を
表す断面図である。

【図２】図１に示した半導体装置の伝導領域を表す平面
図である。

【図３】ゲート長およびゲート幅を説明するための平面
図である。

【図４】図１に示した半導体装置の回路構成を表す回路
図である。

【図５】図１に示した半導体装置の各製造工程を表す断
面図である。

【図６】図５に続く各製造工程を表す断面図である。

【符号の説明】

１…基板、２…バッファ層、１０…ｎＭＯＳトランジス
タ、１１，２１…伝導領域、１２，２２…ソース領域、
１３，２３…ドレイン領域、１４，２４…ゲート絶縁
膜、１５，２５…ゲート電極、１６，２６…ソース電
極、１７，２７…ドレイン電極、２０…ｐＭＯＳトラン
ジスタ、３１…入力端子、３２…出力端子、４１，４３
…半導体層、４２…絶縁膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA10 BB36 CC05 DD37 DD43 GG10 HH20 5F048 AB10 AC04 BB04 BF01 BF02 5F110 AA02 BB04 CC02 DD01 DD02 DD03 DD13 DD14 DD17 EE01 EE44 EE45 FF02 FF03 FF04 FF28 FF29 GG02 GG13 GG43 GG45 HJ01 HJ13 HJ22 HJ23 HK02 HK03 PP03

Claims

【特許請求の範囲】

【請求項１】互いに離間して位置するソース領域およ
びドレイン領域にそれぞれ隣接して設けられ多結晶の半
導体よりなる伝導領域と、この伝導領域に対応して設け
られたゲート電極とを備えた半導体装置であって、前記ゲート電極のゲート長は前記伝導領域の平均結晶粒
径長さ以下の値であり、前記ゲート電極のゲート幅は前
記伝導領域の平均結晶粒径長さよりも大きい値であるこ
とを特徴とする半導体装置。
【請求項２】前記ゲート電極はシリコンゲルマニウム
またはゲルマニウムよりなることを特徴とする請求項１
記載の半導体装置。
【請求項３】前記ゲート電極はシリコンとゲルマニウ
ムとにおけるゲルマニウムの割合が２０原子％以上であ
るシリコンゲルマニウム、またはゲルマニウムよりなる
ことを特徴とする請求項１記載の半導体装置。
【請求項４】前記ゲート電極はシリコンとゲルマニウ
ムとにおけるゲルマニウムの割合が３０原子％以上９０
原子％以下の範囲内であるシリコンゲルマニウムよりな
ることを特徴とする請求項１記載の半導体装置。
【請求項５】前記伝導領域はシリコンおよびゲルマニ
ウムのうちの少なくとも一方を含む半導体よりなること
を特徴とする請求項１記載の半導体装置。
【請求項６】前記ソース領域，ドレイン領域，伝導領
域およびゲート電極により相補型の一対の半導体素子が
構成されていることを特徴とする請求項１記載の半導体
装置。
【請求項７】前記一対の半導体素子の各ゲート電極
は、導電型が同一の半導体よりそれぞれなることを特徴
とする請求項６記載の半導体装置。
【請求項８】前記一対の半導体素子の各ゲート電極
は、ｐ型半導体よりそれぞれなることを特徴とする請求
項７記載の半導体装置。
【請求項９】前記一対の半導体素子の各ゲート電極
は、シリコンゲルマニウムまたはゲルマニウムよりそれ
ぞれなることを特徴とする請求項８記載の半導体装置。