JP2781468B2 - Ｓｏｉ型薄膜トランジスタの製造方法 - Google Patents
Ｓｏｉ型薄膜トランジスタの製造方法Info
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- JP2781468B2 JP2781468B2 JP3011623A JP1162391A JP2781468B2 JP 2781468 B2 JP2781468 B2 JP 2781468B2 JP 3011623 A JP3011623 A JP 3011623A JP 1162391 A JP1162391 A JP 1162391A JP 2781468 B2 JP2781468 B2 JP 2781468B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ構造を有する高
性能の薄膜トランジスタの製造方法に関する。
性能の薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】近年、薄膜トランジスタは３次元集積回
路や、密着センサおよび平面ディスプレイ用装置の構成
要素として注目されている。特にシリコン薄膜トランジ
スタにおいては、結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近、その薄膜を超薄膜化（0.1
μｍ以下）にすることで、固有のメカニズムによって非
常に高いモビリティを得ようとする研究が行なわれてい
る。しかしながら、このような研究において特定の特性
が注目されるのみであり、他のトランジスタ特性がどの
ように変化するのかについてはまだあまり把握されてい
ない。
路や、密着センサおよび平面ディスプレイ用装置の構成
要素として注目されている。特にシリコン薄膜トランジ
スタにおいては、結晶性を単結晶のそれに近づけて高性
能化を図るとともに、最近、その薄膜を超薄膜化（0.1
μｍ以下）にすることで、固有のメカニズムによって非
常に高いモビリティを得ようとする研究が行なわれてい
る。しかしながら、このような研究において特定の特性
が注目されるのみであり、他のトランジスタ特性がどの
ように変化するのかについてはまだあまり把握されてい
ない。
【０００３】
【発明が解決しようとする課題】本発明者らはＳＯＩ構
造を有する薄膜トランジスタの全般的な電気特性に関す
る研究を進めた結果、半導体層の膜厚がある所定の膜厚
より薄くなると、ゲート電圧が０Ｖの時（ＯＦＦ時）の
ドレイン耐圧が厚膜の場合に比較して急激に劣化するこ
と、そしてこのドレイン耐圧を決めるドレイン端でのア
バランシェブレイクダウンが、一般に厚膜の場合はゲー
ト界面近傍で生じるのに対し、ある所定の膜厚以下では
下地の絶縁基板との界面近傍で生じていることをシミュ
レーションによって突き止めた。
造を有する薄膜トランジスタの全般的な電気特性に関す
る研究を進めた結果、半導体層の膜厚がある所定の膜厚
より薄くなると、ゲート電圧が０Ｖの時（ＯＦＦ時）の
ドレイン耐圧が厚膜の場合に比較して急激に劣化するこ
と、そしてこのドレイン耐圧を決めるドレイン端でのア
バランシェブレイクダウンが、一般に厚膜の場合はゲー
ト界面近傍で生じるのに対し、ある所定の膜厚以下では
下地の絶縁基板との界面近傍で生じていることをシミュ
レーションによって突き止めた。
【０００４】さらに詳しくいえば、厚い絶縁基板上に薄
膜半導体層、ゲート絶縁膜、ゲート電極を形成して構成
したＳＯＩ型ＭＩＳ−ＦＥＴにおいて、従来のシミュレ
ーションでは最大電界はゲート界面近傍に集中し、従っ
てアバランシェブレイクダウンは最初にゲート界面近傍
で生じ、その傾向は半導体層の膜厚に依存しないもので
ある。
膜半導体層、ゲート絶縁膜、ゲート電極を形成して構成
したＳＯＩ型ＭＩＳ−ＦＥＴにおいて、従来のシミュレ
ーションでは最大電界はゲート界面近傍に集中し、従っ
てアバランシェブレイクダウンは最初にゲート界面近傍
で生じ、その傾向は半導体層の膜厚に依存しないもので
ある。
【０００５】本発明者らは、現実のＳＯＩ構造では存在
するであろう下地絶縁基板と半導体層との間の界面固定
電荷（Ｑss）を考慮にいれ、シミュレーションを行なっ
たところ、所定の膜厚以下では、電界はゲート界面側が
下地界面近傍に比較して強いにも係らず、実際アバラン
シェブレイクダウンは、下地界面近傍で生じていること
を突き止めた。詳細なメカニズムは現在解明中である
が、これは恐らく、アバランシェブレイクダウンが電界
のみならず、キャリヤ数にも依存しており、同等のＱss
をゲートおよび下地界面近傍に仮定した場合、下地界面
の方がキャリヤ数に対する影響が大きいためと推察され
る。
するであろう下地絶縁基板と半導体層との間の界面固定
電荷（Ｑss）を考慮にいれ、シミュレーションを行なっ
たところ、所定の膜厚以下では、電界はゲート界面側が
下地界面近傍に比較して強いにも係らず、実際アバラン
シェブレイクダウンは、下地界面近傍で生じていること
を突き止めた。詳細なメカニズムは現在解明中である
が、これは恐らく、アバランシェブレイクダウンが電界
のみならず、キャリヤ数にも依存しており、同等のＱss
をゲートおよび下地界面近傍に仮定した場合、下地界面
の方がキャリヤ数に対する影響が大きいためと推察され
る。
【０００６】本発明の目的は、以上のような新しい知見
に基づき、ＳＯＩ構造のトランジスタにおいて薄膜化に
よる高モビリティおよび低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した薄膜
トランジスタを提供するものである。
に基づき、ＳＯＩ構造のトランジスタにおいて薄膜化に
よる高モビリティおよび低寄生容量といった高特性を維
持しつつＯＦＦ時のドレイン耐圧の劣化を改善した薄膜
トランジスタを提供するものである。
【０００７】
【課題を解決するための手段】本発明は、透明絶縁基板
上に、第１の電極、該第１の電極上に第１の絶縁膜、該
第１の絶縁膜上に半導体層を各々形成する工程、トラン
ジスタの不純物拡散層を形成する工程とからなるＳＯＩ
型薄膜トランジスタの製造方法において、前記不純物拡
散層が、前記透明絶縁基板側からの背面露光により前記
第１の電極を露光マスクとして形成され、かつ、そのサ
イズが、露光マスクとして用いた第１の電極のサイズよ
り大きく形成されたパターンをイオン注入用マスクとし
て用いることで形成されることを特徴とする。
上に、第１の電極、該第１の電極上に第１の絶縁膜、該
第１の絶縁膜上に半導体層を各々形成する工程、トラン
ジスタの不純物拡散層を形成する工程とからなるＳＯＩ
型薄膜トランジスタの製造方法において、前記不純物拡
散層が、前記透明絶縁基板側からの背面露光により前記
第１の電極を露光マスクとして形成され、かつ、そのサ
イズが、露光マスクとして用いた第１の電極のサイズよ
り大きく形成されたパターンをイオン注入用マスクとし
て用いることで形成されることを特徴とする。
【０００８】以下図面により本発明を詳細に説明する。
【０００９】図１（ｆ）は、本発明の特徴を表わした図
であり、本発明により作製したＳＯＩ型薄膜トランジス
タの一例の断面構造を示す図である。
であり、本発明により作製したＳＯＩ型薄膜トランジス
タの一例の断面構造を示す図である。
【００１０】本発明により製造される薄膜トランジスタ
としては、例えば下ゲート構造のＭＩＳ−ＦＥＴが挙げ
られる。ソース・ドレイン領域１１０の接合面は、絶縁
膜１０５との界面が上側の第２のゲート電極１０９端に
あるが、下地絶縁膜１０３との界面が下側の第１のゲー
ト電極１０２端よりも外側にある、いわゆるオフセット
ゲート構造を持つものである。
としては、例えば下ゲート構造のＭＩＳ−ＦＥＴが挙げ
られる。ソース・ドレイン領域１１０の接合面は、絶縁
膜１０５との界面が上側の第２のゲート電極１０９端に
あるが、下地絶縁膜１０３との界面が下側の第１のゲー
ト電極１０２端よりも外側にある、いわゆるオフセット
ゲート構造を持つものである。
【００１１】本発明により製造されるトランジスタは、
そのｏｎ動作時においては、オフセット構造を持ってい
るため、トランジスタ全体としてゲート／ドレイン間の
寄生容量がさらに低減し、動作周波数はオフセット無し
の場合に比べ高くなる。
そのｏｎ動作時においては、オフセット構造を持ってい
るため、トランジスタ全体としてゲート／ドレイン間の
寄生容量がさらに低減し、動作周波数はオフセット無し
の場合に比べ高くなる。
【００１２】一方、トランジスタのｏｆｆ動作時では、
ドレイン接合面と下地絶縁膜１０３界面での電界はオフ
セットされている分だけ緩和され、ドレイン接合面での
アバランシェブレイクダウンを起しにくくなる。
ドレイン接合面と下地絶縁膜１０３界面での電界はオフ
セットされている分だけ緩和され、ドレイン接合面での
アバランシェブレイクダウンを起しにくくなる。
【００１３】さらに不純物拡散層形成用マスクとして、
低抵抗多結晶シリコンや、低抵抗アモルファスシリコン
等の材料を用いた場合、これらの層を第２のゲート電極
として作用させることができるため、形成したトランジ
スタは、ダブルゲート構造にすることができる。この場
合、例えばｏｎ動作時、両ゲートを同電位で駆動させる
と、上下界面にチャネルが形成されるため、トランジス
タのｇm は見かけ上、２倍になる。
低抵抗多結晶シリコンや、低抵抗アモルファスシリコン
等の材料を用いた場合、これらの層を第２のゲート電極
として作用させることができるため、形成したトランジ
スタは、ダブルゲート構造にすることができる。この場
合、例えばｏｎ動作時、両ゲートを同電位で駆動させる
と、上下界面にチャネルが形成されるため、トランジス
タのｇm は見かけ上、２倍になる。
【００１４】一方ｏｆｆ動作では、ドレイン接合面と上
地絶縁膜１０５界面でのアバランシェブレイクダウン
は、上地絶縁膜１０５界面とチャネル領域との界面に蓄
積層が形成され、ドレイン接合端近傍に存在し、アバラ
ンシェブレイクダウンを引き起こすであろう少数キャリ
アの蓄積を防止し、その結果耐圧が向上する。
地絶縁膜１０５界面でのアバランシェブレイクダウン
は、上地絶縁膜１０５界面とチャネル領域との界面に蓄
積層が形成され、ドレイン接合端近傍に存在し、アバラ
ンシェブレイクダウンを引き起こすであろう少数キャリ
アの蓄積を防止し、その結果耐圧が向上する。
【００１５】上述のトランジスタを形成するには、例え
ば次のようにすれば良い。
ば次のようにすれば良い。
【００１６】まず、石英等の透明絶縁基板１０１上に第
１のゲート電極１０２を、例えば、Al, Al-Si, W, W-Si
等の金属材料を用いて、通常のフォトリソ工程を経て形
成する。次に、第１の絶縁膜１０３を、例えば、ＣＶＤ
法やスパッタ法を用いてSiO,SiN, SiON 膜等により形成
する。この上に半導体層１０４を形成する。半導体層と
しては、本出願人が特開昭63−107016にて提案した、非
晶質基板上への単結晶成長法により成長させその表面を
平坦化した単結晶シリコンや、非晶質シリコン膜や多結
晶シリコン膜をエネルギービーム等で溶融再結晶化した
ものなどを用いることができる。
１のゲート電極１０２を、例えば、Al, Al-Si, W, W-Si
等の金属材料を用いて、通常のフォトリソ工程を経て形
成する。次に、第１の絶縁膜１０３を、例えば、ＣＶＤ
法やスパッタ法を用いてSiO,SiN, SiON 膜等により形成
する。この上に半導体層１０４を形成する。半導体層と
しては、本出願人が特開昭63−107016にて提案した、非
晶質基板上への単結晶成長法により成長させその表面を
平坦化した単結晶シリコンや、非晶質シリコン膜や多結
晶シリコン膜をエネルギービーム等で溶融再結晶化した
ものなどを用いることができる。
【００１７】次に第２の絶縁膜１０５を第１の絶縁膜１
０３と同様の方法か、熱酸化法により形成した後、第２
のゲート電極材料１０６、フォトレジスト１０７を塗布
する。第２のゲート電極材料１０６としては、ＣＶＤ法
で作製した低抵抗多結晶シリコンや、低抵抗アモルファ
スシリコンが用いられる。次に、堆積させたフォトレジ
ストあるいは第２のゲート電極材料を通常のフォトリソ
工程を用いてパターニングする。その際の工程を以下に
示す。 すなわち、図１（ｃ），（ｄ）に示すように、
フォトレジスト１０７をスピン塗布した後、基板１０１
側から露光（ｈν）する。露光は別途にフォトマスクを
用いることなく、第１のゲート電極１０２を露光マスク
として用いる。続いて光が照射され反応したフォトレジ
ストを現像し、残ったレジストパターン１０８をマスク
として第２のゲート電極材料層１０６をエッチング除去
し、第２のゲート電極１０９を形成する。その際、第１
のゲ−ト電極１０２に比べ、現像後のレジストパターン
１０８の幅が長さＬだけ大きくなるように露光条件を設
定して行なう。
０３と同様の方法か、熱酸化法により形成した後、第２
のゲート電極材料１０６、フォトレジスト１０７を塗布
する。第２のゲート電極材料１０６としては、ＣＶＤ法
で作製した低抵抗多結晶シリコンや、低抵抗アモルファ
スシリコンが用いられる。次に、堆積させたフォトレジ
ストあるいは第２のゲート電極材料を通常のフォトリソ
工程を用いてパターニングする。その際の工程を以下に
示す。 すなわち、図１（ｃ），（ｄ）に示すように、
フォトレジスト１０７をスピン塗布した後、基板１０１
側から露光（ｈν）する。露光は別途にフォトマスクを
用いることなく、第１のゲート電極１０２を露光マスク
として用いる。続いて光が照射され反応したフォトレジ
ストを現像し、残ったレジストパターン１０８をマスク
として第２のゲート電極材料層１０６をエッチング除去
し、第２のゲート電極１０９を形成する。その際、第１
のゲ−ト電極１０２に比べ、現像後のレジストパターン
１０８の幅が長さＬだけ大きくなるように露光条件を設
定して行なう。
【００１８】このような露光条件は次のように設定すれ
ば良い。すなわち、図３に示すように、フォトレジスト
としてはポジ型のレジストを使用した場合、マスク寸法
とレジストライン寸法が同一になる点を適正露光量と
し、それよりも露光量がアンダーとなる場合はパターン
寸法が太くなり、逆にオーバーとなる場合はパターン寸
法は狭くなる。従って、マスク寸法より実際のパターン
寸法がＬだけ太くなる露光量で露光を行なえば良い。実
際に本発明者が得たデータでは露光量を適正露光量より
１０％減少させることによって、ラインパターン寸法を
0.2 μｍ大きくすることができる。また、露光装置とし
て、ミラープロジェクション装置やステッパーを用いる
場合は、露光量は適正露光量に設定しておき、投影光の
焦点をずらすことでも上述と同様にＬだけ太いパターン
を得ることができる。実際にミラープロジェクション装
置を用いた場合は、１μｍデフォーカスさせることでラ
インパターンを0.2 μｍ太くすることができる。
ば良い。すなわち、図３に示すように、フォトレジスト
としてはポジ型のレジストを使用した場合、マスク寸法
とレジストライン寸法が同一になる点を適正露光量と
し、それよりも露光量がアンダーとなる場合はパターン
寸法が太くなり、逆にオーバーとなる場合はパターン寸
法は狭くなる。従って、マスク寸法より実際のパターン
寸法がＬだけ太くなる露光量で露光を行なえば良い。実
際に本発明者が得たデータでは露光量を適正露光量より
１０％減少させることによって、ラインパターン寸法を
0.2 μｍ大きくすることができる。また、露光装置とし
て、ミラープロジェクション装置やステッパーを用いる
場合は、露光量は適正露光量に設定しておき、投影光の
焦点をずらすことでも上述と同様にＬだけ太いパターン
を得ることができる。実際にミラープロジェクション装
置を用いた場合は、１μｍデフォーカスさせることでラ
インパターンを0.2 μｍ太くすることができる。
【００１９】最後に第２のゲート電極１０９をマスクと
して、トランジスタのソース・ドレイン領域１１０とし
ての不純物拡散層を形成するための不純物の導入を行な
う。この場合、第２のゲート電極１０９を形成するため
にパターニングされたフォトレジストは除去せずにその
まま残しておいてもよい。
して、トランジスタのソース・ドレイン領域１１０とし
ての不純物拡散層を形成するための不純物の導入を行な
う。この場合、第２のゲート電極１０９を形成するため
にパターニングされたフォトレジストは除去せずにその
まま残しておいてもよい。
【００２０】本発明によれば、不純物拡散層であるソー
ス・ドレイン領域１１０は、背面露光により形成された
フォトレジストあるいはそのフォトレジストパターンに
よって形成された第２のゲート電極１０９によってセル
ファラインに形成できる。一方、第２のゲート電極１０
９も、第１のゲート電極１０２によってセルファライン
に形成される。この結果、第１および第２のゲート電極
およびソース・ドレイン領域は全てセルファラインに形
成されることになり、トランジスタの特性のばらつきが
非常に少なく、歩留りが向上する。
ス・ドレイン領域１１０は、背面露光により形成された
フォトレジストあるいはそのフォトレジストパターンに
よって形成された第２のゲート電極１０９によってセル
ファラインに形成できる。一方、第２のゲート電極１０
９も、第１のゲート電極１０２によってセルファライン
に形成される。この結果、第１および第２のゲート電極
およびソース・ドレイン領域は全てセルファラインに形
成されることになり、トランジスタの特性のばらつきが
非常に少なく、歩留りが向上する。
【００２１】
【実施例】以下実施例により本発明をさらに具体的に説
明する。
明する。
【００２２】実施例１ 図１（ａ）〜（ｆ）は、本発明の薄膜トランジスタの製
造工程の一例を示す断面フローである。
造工程の一例を示す断面フローである。
【００２３】石英基板１０１上にスパッタ法にてタング
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
により第１のゲート電極１０２を形成した。次に、常圧
ＣＶＤ法にて、反応ガスとしてSiH4/ O2を用い、基板温
度 400℃で第１のゲート絶縁膜（SiO2) １０３を 500Å
堆積させた。さらに減圧ＣＶＤ法を用いてSi3N4 膜を10
00Å堆積させ、このSi3N4 膜を通常のフォトリソ工程を
用いて第１のゲート電極１０２の直上に1.5 μｍ角のド
ットを残して他の領域を除去し、減圧ＣＶＤ法により以
下の条件で結晶成長を行なった。
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
により第１のゲート電極１０２を形成した。次に、常圧
ＣＶＤ法にて、反応ガスとしてSiH4/ O2を用い、基板温
度 400℃で第１のゲート絶縁膜（SiO2) １０３を 500Å
堆積させた。さらに減圧ＣＶＤ法を用いてSi3N4 膜を10
00Å堆積させ、このSi3N4 膜を通常のフォトリソ工程を
用いて第１のゲート電極１０２の直上に1.5 μｍ角のド
ットを残して他の領域を除去し、減圧ＣＶＤ法により以
下の条件で結晶成長を行なった。
【００２４】SiH2Cl2/HCl/H2 =0.53/1.6/100(l/min.) 150Torr、990 ℃、 120分 この結果、粒径100 μｍの単結晶シリコンが成長した。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1 μｍの単結晶半導体層１
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした（図１（ａ））。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1 μｍの単結晶半導体層１
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした（図１（ａ））。
【００２５】次に、常圧ＣＶＤ法にて、第１のゲート絶
縁膜１０３を形成した時と同様の条件でSiO2膜１０５を
1500Å堆積させた。更に、第２のゲート電極材料層１０
６として減圧ＣＶＤ法にて低抵抗ポリシリコンを2000Å
堆積させた。堆積条件としては、SiH4を150sccm、PH3(0.
5%N2希釈）15sccm、圧力0.2Torr、 温度600 ℃で５分間
堆積を行なった（図１（ｂ））。
縁膜１０３を形成した時と同様の条件でSiO2膜１０５を
1500Å堆積させた。更に、第２のゲート電極材料層１０
６として減圧ＣＶＤ法にて低抵抗ポリシリコンを2000Å
堆積させた。堆積条件としては、SiH4を150sccm、PH3(0.
5%N2希釈）15sccm、圧力0.2Torr、 温度600 ℃で５分間
堆積を行なった（図１（ｂ））。
【００２６】ポジ型フォトレジスト１０７は、スピン塗
布法により塗布され、石英基板１０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％ア
ンダーな露光量で露光を行なった（図１（ｃ））。その
後、レジストを現像し（図１（ｄ））、残ったレジスト
パターン１０８をマスクとして第２のゲート電極材料層
１０６をＲＩＥにてエッチングし第２のゲート電極１０
９を形成させた。本露光条件では、第２のゲート電極１
０９の寸法は、第１のゲート電極の寸法より片側当り0.
2 μｍ大きく形成できた（図１（ｅ））。
布法により塗布され、石英基板１０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％ア
ンダーな露光量で露光を行なった（図１（ｃ））。その
後、レジストを現像し（図１（ｄ））、残ったレジスト
パターン１０８をマスクとして第２のゲート電極材料層
１０６をＲＩＥにてエッチングし第２のゲート電極１０
９を形成させた。本露光条件では、第２のゲート電極１
０９の寸法は、第１のゲート電極の寸法より片側当り0.
2 μｍ大きく形成できた（図１（ｅ））。
【００２７】最後に、通常のイオン注入法にて、Ｐ+ を
1E15cm-2、140keVで注入し、ソース・ドレイン領域１１
０を形成した。また、形成されたソース・ドレイン領域
を活性化させるため 800℃でアニールを行なった。この
結果、ソース・ドレイン領域接合面は第１のゲート電極
１０２端より 0.1μｍだけオフセットされていることが
ＳＩＭＳの深さおよびライン分析にて確認された。
1E15cm-2、140keVで注入し、ソース・ドレイン領域１１
０を形成した。また、形成されたソース・ドレイン領域
を活性化させるため 800℃でアニールを行なった。この
結果、ソース・ドレイン領域接合面は第１のゲート電極
１０２端より 0.1μｍだけオフセットされていることが
ＳＩＭＳの深さおよびライン分析にて確認された。
【００２８】作製したトランジスタを作動させたとこ
ろ、on-off比で106 （Ａ）以上が得られ、充分実用に供
するものであった。またoff 時のドレイン破壊耐圧は、
15Ｖ以上であり、単一ゲートのもの、あるいはオフセッ
トされていないものと比較して２倍近い耐圧が得られ
た。
ろ、on-off比で106 （Ａ）以上が得られ、充分実用に供
するものであった。またoff 時のドレイン破壊耐圧は、
15Ｖ以上であり、単一ゲートのもの、あるいはオフセッ
トされていないものと比較して２倍近い耐圧が得られ
た。
【００２９】実施例２ 図２（ａ）〜（ｃ）は、本発明の薄膜トランジスタの製
造工程の他の一例を示す断面フローである。
造工程の他の一例を示す断面フローである。
【００３０】石英基板２０１上にスパッタ法にてタング
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
によりゲート電極２０２を形成した。次に、常圧ＣＶＤ
法にて、反応ガスとしてSiH4/O2を用い、基板温度 400
℃でゲート絶縁膜（SiO2)２０３を500Å堆積させた。さ
らに減圧ＣＶＤ法を用いてSi3N4膜を1000Å堆積させ、
このSi3N4膜を通常のフォトリソ工程を用いてゲート電
極２０２の直上に1.5μｍ角のドットを残して他の領域
を除去し、減圧ＣＶＤ法により以下の条件で結晶成長を
行なった。
ステン（Ｗ）を2000Å堆積させ、通常のフォトリソ工程
によりゲート電極２０２を形成した。次に、常圧ＣＶＤ
法にて、反応ガスとしてSiH4/O2を用い、基板温度 400
℃でゲート絶縁膜（SiO2)２０３を500Å堆積させた。さ
らに減圧ＣＶＤ法を用いてSi3N4膜を1000Å堆積させ、
このSi3N4膜を通常のフォトリソ工程を用いてゲート電
極２０２の直上に1.5μｍ角のドットを残して他の領域
を除去し、減圧ＣＶＤ法により以下の条件で結晶成長を
行なった。
【００３１】SiH2Cl2/HCl/H2 =0.53/1.6/100(l/min.) 150Torr、990 ℃、 120分 この結果、粒径100μｍの単結晶シリコンが成長した。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1μｍの単結晶半導体層２
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした。
この表面をメカノケミカル研磨とＲＩＥによるエッチン
グによって平坦化し、厚さ0.1μｍの単結晶半導体層２
０４を形成した後、再度ＲＩＥにより所望の形状にエッ
チングした。
【００３２】次に、常圧ＣＶＤ法にて、ゲート絶縁膜２
０３を形成した時と同様の条件でSiO2膜２０５を1500Å
堆積させた。
０３を形成した時と同様の条件でSiO2膜２０５を1500Å
堆積させた。
【００３３】ポジ型フォトレジスト２０７は、スピン塗
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％ア
ンダーな露光量で露光を行なった（図２（ｂ））。その
後、レジストを現像し（図２（ｃ））、残ったレジスト
パターン２０８をマスクとして。通常のイオン注入法に
て、Ｐ+を1E15cm-2、140keVで注入し、ソース・ドレイ
ン領域２１０を形成した（図２（ａ））。また、形成さ
れたソース・ドレイン領域を活性化させるため800℃で
アニールを行なった。この結果、ソース・ドレイン領域
接合面はゲート電極２０２端より0.1μｍだけオフセッ
トされていることがＳＩＭＳの深さおよびライン分析に
て確認された。
布法により塗布され、石英基板２０１側から光を照射し
露光させた。この時の露光量は、適正露光量より10％ア
ンダーな露光量で露光を行なった（図２（ｂ））。その
後、レジストを現像し（図２（ｃ））、残ったレジスト
パターン２０８をマスクとして。通常のイオン注入法に
て、Ｐ+を1E15cm-2、140keVで注入し、ソース・ドレイ
ン領域２１０を形成した（図２（ａ））。また、形成さ
れたソース・ドレイン領域を活性化させるため800℃で
アニールを行なった。この結果、ソース・ドレイン領域
接合面はゲート電極２０２端より0.1μｍだけオフセッ
トされていることがＳＩＭＳの深さおよびライン分析に
て確認された。
【００３４】作製したトランジスタを作動させたとこ
ろ、on-off比で106（Ａ）以上が得られ、充分実用に供
するものであった。またoff 時のドレイン破壊耐圧は、
15Ｖ以上であり、オフセットされていないものと比較し
て２倍近い耐圧が得られた。
ろ、on-off比で106（Ａ）以上が得られ、充分実用に供
するものであった。またoff 時のドレイン破壊耐圧は、
15Ｖ以上であり、オフセットされていないものと比較し
て２倍近い耐圧が得られた。
【００３５】更に言えば、オフセット構造を達成するた
めには、１回のフォトリソ工程（マスクは必要なし）で
形成でき、更に、ゲート電極とセルフアラインに形成で
きるため、工程の簡略化、ばらつきの低減が実現でき
た。
めには、１回のフォトリソ工程（マスクは必要なし）で
形成でき、更に、ゲート電極とセルフアラインに形成で
きるため、工程の簡略化、ばらつきの低減が実現でき
た。
【００３６】
【発明の効果】以上説明したように、ＳＯＩ型薄膜トラ
ンジスタの製造工程において、不純物拡散層が、透明絶
縁基板側からの背面露光により第１の電極を露光マスク
として形成され、かつ、そのサイズが、露光マスクとし
て用いた第１の電極のサイズより大きく形成されたパタ
ーンをイオン注入用マスクとして用いることで形成され
るオフセットタイプのダブルゲートＭＯＳＦＥＴは、ゲ
ート／ドレイン間の寄生容量をさらに小さくでき、動作
速度の早いトランジスタとすることができ、ｏｆｆ時の
ドレイン破壊耐圧を向上できた。さらにこれらの結果の
キーである上下２つのゲート電極と、ソース・ドレイン
領域をセルファラインで形成できるため、特性のばらつ
きを押え、歩留まりを向上させることができた。
ンジスタの製造工程において、不純物拡散層が、透明絶
縁基板側からの背面露光により第１の電極を露光マスク
として形成され、かつ、そのサイズが、露光マスクとし
て用いた第１の電極のサイズより大きく形成されたパタ
ーンをイオン注入用マスクとして用いることで形成され
るオフセットタイプのダブルゲートＭＯＳＦＥＴは、ゲ
ート／ドレイン間の寄生容量をさらに小さくでき、動作
速度の早いトランジスタとすることができ、ｏｆｆ時の
ドレイン破壊耐圧を向上できた。さらにこれらの結果の
キーである上下２つのゲート電極と、ソース・ドレイン
領域をセルファラインで形成できるため、特性のばらつ
きを押え、歩留まりを向上させることができた。
【００３７】ＳＯＩ型薄膜トランジスタの製造工程にお
いて、不純物拡散層が、透明絶縁基板側からの背面露光
によりゲート電極を露光マスクとして形成され、かつ、
そのサイズが、露光マスクとして用いたゲート電極のサ
イズより大きく形成されたパターンをイオン注入用マス
クとして用いることで形成されるオフセットタイプのＭ
ＯＳＦＥＴは、ゲート／ドレイン間の寄生容量を更に小
さくでき、動作速度の早いトランジスタとすることがで
き、ｏｆｆ時のドレイン破壊耐圧を向上できた。更にこ
れらの結果のキーであるゲート電極と、ソース・ドレイ
ン領域をセルフアラインで形成できるため、特性のばら
つきを抑え、歩留まりを向上させることができた。
いて、不純物拡散層が、透明絶縁基板側からの背面露光
によりゲート電極を露光マスクとして形成され、かつ、
そのサイズが、露光マスクとして用いたゲート電極のサ
イズより大きく形成されたパターンをイオン注入用マス
クとして用いることで形成されるオフセットタイプのＭ
ＯＳＦＥＴは、ゲート／ドレイン間の寄生容量を更に小
さくでき、動作速度の早いトランジスタとすることがで
き、ｏｆｆ時のドレイン破壊耐圧を向上できた。更にこ
れらの結果のキーであるゲート電極と、ソース・ドレイ
ン領域をセルフアラインで形成できるため、特性のばら
つきを抑え、歩留まりを向上させることができた。
【００３８】さらに、ＭＯＳＦＥＴとしてｎチャネルの
ＭＯＳＦＥＴを示したが、逆の極性であっても同様の効
果が得られることは言うまでもない。
ＭＯＳＦＥＴを示したが、逆の極性であっても同様の効
果が得られることは言うまでもない。
【図１】本発明の薄膜トランジスタの製造工程の一例を
示す断面フローである。
示す断面フローである。
【図２】本発明の薄膜トランジスタの製造工程の他の一
例を示す断面フローである。
例を示す断面フローである。
【図３】本発明の薄膜トランジスタを製造するに当た
り、露光量とラインパターン巾の関係を示すグラフであ
る。 １０１，２０１ 透明絶縁基板 １０２ 第１のゲート電極 ２０２ ゲート電極 １０３ 第１のゲート絶縁膜 ２０３ ゲート絶縁膜 １０４，２０４ 半導体層 １０５ 第２のゲート絶縁膜 ２０５ SiO2膜 １０６ 第２のゲート電極材料層 １０７，２０７ フォトレジスト １０８，２０８ レジストパターン １０９ 第２のゲート電極 １１０，２１０ ソース・ドレイン領域
り、露光量とラインパターン巾の関係を示すグラフであ
る。 １０１，２０１ 透明絶縁基板 １０２ 第１のゲート電極 ２０２ ゲート電極 １０３ 第１のゲート絶縁膜 ２０３ ゲート絶縁膜 １０４，２０４ 半導体層 １０５ 第２のゲート絶縁膜 ２０５ SiO2膜 １０６ 第２のゲート電極材料層 １０７，２０７ フォトレジスト １０８，２０８ レジストパターン １０９ 第２のゲート電極 １１０，２１０ ソース・ドレイン領域
Claims (4)
- 【請求項１】 透明絶縁基板上に、第１の電極、該第１
の電極上に第１の絶縁膜、該第１の絶縁膜上に半導体層
を各々形成する工程、トランジスタの不純物拡散層を形
成する工程とからなるＳＯＩ型薄膜トランジスタの製造
方法において、前記不純物拡散層が、前記透明絶縁基板
側からの背面露光により前記第１の電極を露光マスクと
して形成され、かつ、そのサイズが、露光マスクとして
用いた第１の電極のサイズより大きく形成されたパター
ンをイオン注入用マスクとして用いることで形成される
ことを特徴とするＳＯＩ型薄膜トランジスタの製造方
法。 - 【請求項２】 前記不純物拡散層形成のためのイオン注
入用マスクが、少なくともホトレジストを含む単層ある
いは、多層構造のマスクであることを特徴とする請求項
１記載の製造方法。 - 【請求項３】 前記不純物拡散層形成のためのイオン注
入用マスクが、少なくとも低抵抗多結晶シリコン、また
は、金属材料からなる電極材料を含む単層あるいは多層
構造のマスクであることを特徴とする請求項１記載の製
造方法。 - 【請求項４】 前記半導体層が、シリコン層であること
を特徴とする請求項１記載の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011623A JP2781468B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタの製造方法 |
| US07/815,021 US5420048A (en) | 1991-01-09 | 1991-12-31 | Manufacturing method for SOI-type thin film transistor |
| EP92100128A EP0494628B1 (en) | 1991-01-09 | 1992-01-07 | Manufacturing method for a multigate thin film transistor |
| DE69226666T DE69226666T2 (de) | 1991-01-09 | 1992-01-07 | Verfahren zur Herstellung eines Mehrfachgate-Dünnfilmtransistors |
| CA002058513A CA2058513C (en) | 1991-01-09 | 1992-01-08 | Soi-type thin film transistor and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011623A JP2781468B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04251940A JPH04251940A (ja) | 1992-09-08 |
| JP2781468B2 true JP2781468B2 (ja) | 1998-07-30 |
Family
ID=11783052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011623A Expired - Fee Related JP2781468B2 (ja) | 1991-01-09 | 1991-01-09 | Ｓｏｉ型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2781468B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555454B1 (ko) * | 1998-10-29 | 2006-04-21 | 삼성전자주식회사 | Soi 트랜지스터의 제조방법 |
-
1991
- 1991-01-09 JP JP3011623A patent/JP2781468B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04251940A (ja) | 1992-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |