DE69226666T2

DE69226666T2 - Verfahren zur Herstellung eines Mehrfachgate-Dünnfilmtransistors

Info

Publication number: DE69226666T2
Application number: DE69226666T
Authority: DE
Inventors: Shigeki C/O Canon Kabushiki Kaisha Ohta-Ku Tokyo Kondo
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-01-09
Filing date: 1992-01-07
Publication date: 1999-03-11
Anticipated expiration: 2012-01-08
Also published as: CA2058513C; EP0494628B1; DE69226666D1; EP0494628A3; EP0494628A2; US5420048A; CA2058513A1

Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren eines Hochleistungsdünnfilmtransistors mit einer SOI-Struktur.
Bislang hat ein Dünnfilmtransistor als ein Element Aufmerksamkeit erregt, das einen dreidimensionalen integrierten Schaltkreis, einen Berührungssensor oder eine ebene Anzeigenvorrichtung aufbaut. Insbesondere sind Untersuchungen angestellt worden, um die Leistung eines Silikondünnfilmtransistors dadurch zu verbessern, daß seine Kristallinität der einer monokristallinen Substanz angenähert wird. Eine weitere Untersuchung ist angestellt worden, um die Beweglichkeit durch Anwendung des bestimmten Mechanismus signifikant in solcher Weise zu verbessern, daß die Dicke des Dünnfilms beträchtlich reduziert ist (0,1 um oder weniger). Obwohl jedoch jede bestimmte Charakteristik gemäß der vorbeschriebenen Untersuchungen Aufmerksamkeit erregt hat, sind die relativen Änderungen zwischen den anderen Transistorcharakteristiken nicht ausreichend ermittelt worden.
Der Erfinder der vorliegenden Erfindung hat alle elektrischen Charakteristiken des Dünnfilmtransistors mit der SOI-Struktur untersucht, woraus sich aus Simulationen eine Erkenntnis ergab, wonach gilt: Wenn die Dicke der Halbleiterschicht dünner als eine vorbestimmte Dicke wird, verschlechtert sich der Drain- Spannungswiderstand zu dem Zeitpunkt, zu dem die Gate-Spannung 0 V ist (wenn diese abgeschaltet ist), sehr schnell im Vergleich zu dem von einer Dickfilmhalbleiterschicht verliehenen. Eine weitere Tatsache wurde aus Simulationen herausgefunden, wonach, obwohl der Spannungsdurchbruch, der den Drain- Spannungswiderstand bestimmt und der an dem Drain-Ende stattfindet, in der Umgebung der Gate-Zwischenfläche im Falle eines Dickenhalbleiters auftritt, derselbe in einer Umgebung einer Zwischenfläche mit dem Basisisoliersubstrat auftritt, und zwar in einem Fall, in dem die Dicke kleiner ist als eine vorbestimmte Dicke.
Insbesondere wurde bei der herkömmlichen Simulation, die um einen MIS-FET der SOI-Bauart angestellt wurde, der durch Formung einer Dünnfilmhalbleiterschicht, eines Gate-Isolierfilms und einer Gate-Elektrode an einem dicken Isoliersubstrat ausgebildet wurde, die Tatsache herausgefunden, daß die maximalen elektrischen Felder in einer Umgebung der Gate-Zwischenfläche konzentriert wurden, wobei der Spannungsdurchbruch zunächst in der Umgebung der Gate-Zwischenfläche in derartiger Weise stattgefunden hat, daß die vorbeschriebene Tendenz aufrechterhalten wurde, und zwar ungeachtet der Dicke der Halbleiterschicht.
Der Erfinder hat Simulationen angestellt, während die festgelegte Ladung (Qss) an der Zwischenfläche zwischen dem Basisisoliersubstrat und der Halbleiterschicht in Betracht gezogen wurden, die in einer tatsächlichen SOI-Struktur als vorhanden betrachtet wurde. Als ein Ergebnis wurde eine Tatsache herausgefunden, daß, obwohl das elektrische Feld an der Gate- Zwischenflächenseite im Vergleich zu dem an dem neben der Basis- Zwischenfläche gelegenen Abschnitt stark war, der Spannungsdurchbruch tatsächlich in der Umgebung der Basis- Zwischenfläche stattgefunden hat. Obwohl der ausführliche Mechanismus derzeit erforscht wird, kann angenommen werden, daß der Spannungsdurchbruch nicht nur von dem elektrischen Feld, sondern auch von der Anzahl von Trägern abhängt, wodurch die Anzahl der Träger an der Basis-Zwischenfläche weiter verändert wird, während angenommen wird, daß das Äquivalent (Qss) auf das Gate und den neben der Basis-Zwischenfläche gelegenen Abschnitt ausgeübt wird.
Die Extended Abstracts of the 22nd Conf. on Solid State Devices and Materials, 1990, pp. 1195 to 1196 offenbart ein Verfahren zur Erzeugung einer ultradünnen, mit zwei Gates versehenen Poly- Si-TFT mit den Schritten zur Herstellung eines p&spplus;-Poly-Si- Bodengates an einem thermisch gewachsenen Oxid, einer gateisolierenden Schicht, einem ultradünnen Si-Film mit Hilfe eines herkömmlichen LPCVD-Systems, einem oberen Gate-Oxid und einem p&spplus;- Poly-Si-Obergates. Nach der Bildung des Obergates B&spplus; wird eine Ionenimplantierung durchgeführt, um die Source- und Drainbereiche zu gestalten, wobei das Obergate mit dem Photoresistlack als eine selbsteingestellte Maske verwendet wird.
Überdies offenbart die EP-A 0 304 824 einen Dünnfilm-MOS- Transistor mit einer Doppelgatestruktur, wobei sich ein Paar von Gate-Elektroden quer über eine Halbleiterschicht gegenübersteht.
Zusätzlich ist aus der JP-A-2 297 971 ein Verfahren zur Erzeugung eines Dünnfilmtransistors mit einer Doppelgatestruktur offenbart.
Ferner ist aus der JP-A-60 083 370 ein Verfahren zur Erzeugung eines polykristallinen Silikondünnfilmtransistors bekannt, und zwar mit einer Doppelgatestruktur, wobei Löcher in einem SiO&sub2;- Film angefertigt worden sind, um einen Source-Bereich und einen Drain-Bereich zu bilden, die jeweils mit n- und p-Dopanten zu implantieren sind.
Überdies ist aus der EP-A-0 359 528 ein Verfahren zur Erzeugung von Hochspannungsdünnfilmtransistoren offenbart, wobei eine positive Photoresistlackschicht mit Hilfe einer rückseitigen Belichtung belichtet wird, um Photoresistlackmasken zu gestalten, die mit unterhalb der Photoresistlackschicht gelegenen Gates ausgerichtet sind.
Zusätzlich zeigt die EP-A-0 338 766 ein Verfahren zur Herstellung eines Aktivmatrixsubstrats, in dem ein von der Substratrückseite belichteter Photoresistlack verwendet wird, und zwar unter Anwendung des aus einem lichtundurchlässigen Material an einem transparenten Substrat angefertigten Gateelektrodenmusters als die Maske. Dieses Verfahren verwendet eine Überbelichtung.
Eine Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Dünnfilmtransistors mit einer SOI-Struktur zu schaffen, in der die Verschlechterung des Drain- Spannungswiderstands zu dem Zeitpunkt des Betriebsstops verhindert werden kann, während exzellente Charakteristiken aufrechterhalten werden, wie etwa eine große Beweglichkeit und eine geringe parasitäre Kapazität, das aufgrund der Anordnung, in der die Dicke verringert ist, realisiert wird.
Andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung ersichtlich. Es zeigen:
Fig. 1A bis 1F schematische Ansichten, die ein Beispiel eines Herstellungsprozesses eines Dünnfilmtransistors gemäß der vorliegenden Erfindung veranschaulichen;
Fig. 2A bis 2C schematische Ansichten, die ein Beispiel eines Herstellungsprozesses eines Dünnfilmtransistors gemäß der vorliegenden Erfindung veranschaulichen;
Fig. 3A bis 3C schematische Ansichten, die ein nicht erfindungsgemäßes erklärendes Beispiel eines Prozesses zur Herstellung für einen Dünnfilmtransistor veranschaulichen; und
Fig. 4 einen Graphen, der die Beziehung zwischen dem Belichtungsbetrag und der Linienmusterbreite veranschaulicht, die zum Zeitpunkt der Herstellung für den Dünnfilmtransistor gemäß der vorliegenden Erfindung eingerichtet ist.
Gemäß der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Dünnfilmtransistors der SOI-Bauart geschaffen worden, mit einer ersten Gate-Elektrode an einem transparenten Isoliersubstrat, einem ersten Isolierfilm an der ersten Gate- Elektrode, einer Halbleiterschicht an dem ersten Isolierfilm, einem an der Halbleiterschicht vorgesehenen zweiten Gate- Isolierfilm und einer an dem zweiten Gate-Isolierfilm vorgesehenen zweiten Gate-Elektrode mit den Schritten: Durchführung einer rückseitigen Bestrahlung von einer Seite des transparenten Isoliersubstrats unter Anwendung der ersten Gate- Elektrode als eine Belichtungsmaske, um eine Ätzmaske zum Definieren einer zweiten Gate-Elektrode zu erzeugen; wobei der rückseitige Bestrahlungsbetrag unter Anwendung der ersten Gate- Elektrode als die Belichtungsmaske zu einem Unterbelichtungsbetrag hin gesteuert wird, so daß die Ätzmaske eine größere Breite hat als die erste Gate-Elektrode; und die Abweichung des Unterbelichtungsbetrags von einem passenden Belichtungsbetrag derart eingestellt wird, daß die Breite des entwickelten Resistlackmusters und der dadurch definierten zweiten Gate-Elektrode um die Länge L größer ist als die Breite der ersten Gate-Elektrode.
Überdies ist die vorliegende Erfindung ein Verfahren zur Herstellung eines Dünnfilmtransistors der SOI-Art geschaffen worden, mit einer ersten Gate-Elektrode an einem transparenten Isoliersubstrat, einem ersten Isolierfilm an der ersten Gate- Elektrode, einer Halbleiterschicht an dem ersten Isolierfilm, einem an der Halbleiterschicht vorgesehenen zweiten Gate- Isolierfilm und einer an dem zweiten Gate-Isolierfilm vorgesehenen zweiten Gate-Elektrode mit den Schritten: Durchführung einer rückseitigen Belichtung von einer Seite des transparenten Isoliersubstrats unter Anwendung der ersten Gate- Elektrode als eine Belichtungsmaske, um eine Ätzmaske zum Ätzen der zweiten Gate-Elektrode zu erzeugen; wobei der rückseitige Belichtungsbetrag unter Verwendung der ersten Gate-Elektrode als die Belichtungsmaske zu einen Überbelichtungsbetrag hin gesteuert wird, so daß die Ätzmaske eine kleinere Breite hat als die erste Gate-Elektrode; die Ätzmaske zum Definieren der zweiten Gate-Elektrode verwendet wird; und die Abweichung des Überbelichtungsbetrags von einem passenden Belichtungsbetrag so eingestellt wird, daß die Breite des entwickelten Resistlackmusters und der dadurch definierten zweiten Gate- Elektrode um eine Länge L kleiner ist als die Breite der ersten Gate-Elektrode.
Da es der mittels des erfindungsgemäßen Verfahrens hergestellte Dünnfilmtransistor der SOI-Bauart ermöglicht, daß die parasitäre Kapazität zwischen dem Gate und der Drain weiter reduziert wird, wodurch die Betriebsgeschwindigkeit erhöht werden kann, kann der Drain-Durchbruchspannungswiderstand zum Zeitpunkt, zu dem der Transistor ausgeschaltet ist, vergrößert werden. Da ferner die beiden vertikal angeordneten Gate-Elektroden und der Source- und Drain-Bereich in einer selbsteinstellenden Weise ausgebildet sind, kann eine unerwünschte Dispersion der Charakteristiken verhindert werden, wodurch die Ausbeute verbessert wird.
Nachstehend wird die Erfindung ausführlich mit Bezugnahme auf die Zeichnungen beschrieben.
Fig. 1F zeigt eine schematische Ansicht eines Beispiels einer mit Hilfe des erfindungsgemäßen Verfahrens hergestellten Querschnittsstruktur des Dünnfilmtransistors der SOI-Bauart.
Der mit Hilfe des erfindungsgemäßen Verfahrens hergestellte Dünnfilmtransistor ist ein in einer sogenannten Doppelgatestruktur gebildeter MIS-FET. Die verknüpfte Oberfläche des Source- und des Drain-Bereiches 110 ist in einer solchen Weise angeordnet, daß die Zwischenfläche mit einem zweiten Gate- Isolierfilm 105 an dem Endabschnitt der über dem Source- und Drain-Bereich 110 angeordneten zweiten Gate-Elektrode 109 plaziert ist. Gemäß einem in Fig. 1 gezeigten Beispiel ist die Zwischenfläche mit dem ersten Gate-Isolierfilm 103 außerhalb der unterhalb des Source- und Drain-Bereiches 110 angeordneten ersten Gate-Elektrode 102 plaziert. Als Ergebnis wird eine sogenannte Versatz-Gate-Struktur bezüglich der ersten Gate- Elektrode 102 gebildet, die unterhalb des Source- und Drain- Bereiches 110 angeordnet ist. Obwohl das in Fig. 1 gezeigte Beispiel in einer solchen Weise angeordnet ist, daß die Breite der ersten Gate-Elektrode kleiner ist als die der zweiten Gate- Elektrode, ist die vorliegende Erfindung nicht darauf beschränkt. Es ist notwendig für die Breite der ersten Gate- Elektrode und der der zweiten Elektrode, daß diese sich voneinander unterscheiden.
Der mit Hilfe des erfindungsgemäßen Verfahrens hergestellte Transistor ist in einer solchen Weise angeordnet, daß, wenn die (in den Zeichnungen) vertikal angeordneten Gate-Elektroden 102 und 109 mit dem gleichen Potential angetrieben werden, der Kanal hauptsächlich an der Zwischenfläche zwischen der Halbleiterschicht 104 und dem ersten Gate-Isolierfilm gesteuert wird, wenn der Transistor eingeschaltet ist, da der zweite Gate- Isolierfilm 105 dicker ist als der erste Gate-Isolierfilm 103. Daher wird die tatsächliche gegenseitige Induktion gm nicht wesentlich bezüglich einem einzigen Gate geändert oder steigt diese um einen geringen Betrag, der dem Beitrag entspricht, der durch die zweite Gate-Elektrode 109 geleistet wird. D. h., daß die erste Gate-Elektrode 102 als das Haupt-Gate wirkt. Da in diesem Falle der zweite Gate-Isolierfilm 105 dick ist, ist seine Gate-Filmkapazität zu gering, um das mit Hilfe der ersten Gate- Elektrode auf den Kanal ausgeübte elektrische Feld zu verzerren. Daher können die Charakteristiken (hohe Trägerbeweglichkeit), die in einem Falle erhältlich sind, in dem die Dicke der SOI- Schicht verringert wird, aufrechterhalten werden.
Da ferner die erste Gate-Elektrode 102 in die Versatz-Struktur ausgebildet worden ist, kann die parasitäre Kapazität zwischen dem Gate und dem Drain weiter reduziert werden. Daher kann die Betriebsfrequenz im Vergleich zu einem Fall angehoben werden, in dem kein Versatz gemacht worden ist.
Wenn andererseits der Transistor nicht betrieben wird, wird das elektrische Feld an der Zwischenfläche zwischen der Drain- Verbindungsoberfläche und des Isolierfilms 103 des ersten Gates um einen dem Versatz entsprechenden Betrag entspannt. Daher findet der Spannungsdurchbruch nicht ohne weiteres statt. Ferner wird bezüglich des Spannungsdurchbruches, der an der Zwischenfläche zwischen der Drain-Verbindungsoberfläche und dem Isolierfilm des zweiten Gates stattfindet, eine Speicherschicht an der Zwischenfläche zwischen der Zwischenfläche des Isolierfilms 105 des zweiten Gates und dem Kanalbereich gebildet, um die Speicherung von Minoritätsträgern zu verhindern, die in der Umgebung des Drain-Verbindungsendes vorhanden sind und die verursachen, daß der Spannungsdurchbruch stattfindet. Daraus resultiert, daß der Spannungswiderstand verbessert werden kann.
Bezüglich der vorbeschriebenen ersten und zweiten Gate- Isolierfilme ist die Dicke des zweiten Gate-Isolierfilms in einem Falle in dem die Zwischenfläche des ersten Gate- Isolierfilms der Hauptkanalbereich wird, wie folgt definiert:
V+h (1) < V+h (2) < VDDI wobei
V+h (2) = Θd (2) / Cox (2) + 2ΦB + Φms - Φss / Cox (2)
V+h(1): Schwellwertspannung in einem Fall, in dem die erste Gate- Elektrode angefertigt wurde, um das Hauptgate zu sein
V+h(2): Schwellwertspannung im Falle, in dem die zweite Gate- Elektrode angefertigt wurde, um das Hauptgate zu sein
Cox(2): Kapazität des zweiten Gate-Isolierfilms
ΦB: Fermi-Potential
Φms: Leistungswirkungsdifferenz
Θd(2): Ladung in der Inversionsschicht, die durch die Zwischenfläche des zweiten Gate-Isolierfilms induziert wurde
VDD: Energiezufuhrspannung
Der Betrag des Versatzes ist die Strecke von dem Source- zu dem Drain-Ende der Hauptgate-Elektrode, wobei dieser effektiv ist, wenn sie 0 oder größer ist. Wenn jedoch die Größe des Versatzes zu groß ist, wird gm des Transistors unerwünschterweise reduziert. Daher kann gewöhnlicherweise eine Festlegung derart getroffen werden, daß Lversatz ≤ 5 um, vorzugsweise Lversatz ≤ 3 um, ist.
Der mit dem erfindungsgemäßen Verfahren hergestellte Transistor wird in einer Versatz-Struktur gebildet, wobei die gesamte parasitäre Kapazität zwischen dem Gate und der Drain zum Zeitpunkt des Betriebs weiter reduziert wird, wobei die Betriebsfrequenz im Vergleich zu dem Fall, in dem kein Versatz gemacht wird, erhöht werden kann.
Wenn andererseits der Transistor nicht betrieben wird, ist das elektrische Feld an der Zwischenfläche zwischen der Drain- Verbindungsoberfläche und dem Basisisolierfilm 103 entspannt, und zwar um eine zu dem Versatz korrespondierende Größe. Daher findet der Spannungsdurchbruch nicht ohne weiteres statt.
In einem Falle, in dem ein Polykristallsilikon mit niedrigem Widerstand oder ein amorphes Silikon mit niedrigem Widerstand oder dergleichen als das Material für die Maske zur Bildung einer Fremdstoffdiffusionsschicht verwendet wird, können beide der vorbeschriebenen Schichten angefertigt werden, um als die zweite Gate-Elektrode zu dienen. Daher kann ein in der Doppel- Gate-Struktur gebildeter Transistor hergestellt werden. In diesem Falle kann an der Zwischenfläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ein Kanal gebildet werden, wenn beispielsweise die beiden Gates zum Zeitpunkt des Betriebs des Transistors bei gleichem Potential angetrieben werden. Daher kann das scheinbare gm des Transistors verdoppelt werden.
Was andererseits den Spannungsdurchbruch betrifft, der an der Zwischenfläche zwischen der Drain-Verbindungsoberfläche und dem oberen Basisisolierfilm stattfindet, wird zu dem Zeitpunkt, zu dem der Betrieb des Transistors gestoppt wird, eine Speicherschicht an der Zwischenfläche zwischen der Zwischenfläche des oberen basisisolierenden Films 105 und der Zwischenfläche des Kanalbereiches gebildet, um die Speicherung von Minoritätsträgern zu verhindern, die in der Umgebung des Drain-Verbindungsendes vorhanden sind und die verursachen, daß der Spannungsdurchbruch stattfindet. Daraus resultiert, daß der Spannungswiderstand verbessert werden kann.
Das Herstellungsverfahren des vorbeschriebenen Transistors wird nun anhand der Fig. 1 beschrieben.
Zunächst wird die erste Gate-Elektrode 102 an dem aus Quarz angefertigten transparenten Isoliersubstrat 101 ausgebildet, und zwar mit Hilfe eines gewöhnlichen Photolithographieprozesses unter Anwendung eines Metalls, wie etwa Al, Al-Si, W, oder W-Si oder dergleichen als das Material. Anschließend wird der erste Isolierfilm 103, der aus einem SiO-Film, einem SiN-Film oder SiON-Film angefertigt wurde, beispielsweise mit Hilfe des CVD- Verfahrens oder des Sputter-Verfahrens gebildet. Anschließend wird die Halbleiterschicht 104 an dem ersten Isolierfilm 103 gebildet. Als die Halbleiterschicht kann ein monokristallines Silikon einer Bauart verwendet werden, die von dem Anmelder der vorliegenden Erfindung in der japanischen Patentoffenlegungsschrift Nr. 63-107016 offenbart ist, wobei das monokristalline Silikon in einer solchen Weise angeordnet ist, daß das Monokristall an einem amorphen Substrat wächst, bevor die Oberfläche des Monokristalls abgeflacht wird. Als eine Alternative dazu kann ein Material verwendet werden, das durch ein Rekristallisieren eines amorphen Silikonfilms oder eines polykristallinen Silikonfilms mit Energiestrahlen oder dergleichen erhalten wird, und zwar für ein Schmelzen des amorphen Silikonfilms oder eines polykristallinen Silikonfilms.
Anschließend wird der zweite Isolierfilm 105 mit Hilfe desselben Verfahrens gebildet, das angewendet wird, wenn der erste Isolierfilm 103 gebildet wird, oder mit Hilfe des thermischen Oxidationsverfahrens. Anschließend wird ein zweites Gate- Elektrodenmaterial 106 und ein Photoresistlack 107 aufgetragen. Als das zweite Gate-Elektrodenmaterial 106 kann ein polykristallines Silikon mit niedrigem Widerstand oder ein amorphes Silikon mit niedrigem Widerstand, das mittels des CVD- Verfahrens gefertigt wurde, verwendet werden. Anschließend wird der abgelagerte Photoresistlack oder das zweite Gate- Elektrodenmaterial mit Hilfe des gewöhnlichen Photolithographieverfahrens mit einem Muster versehen. Nachstehend wird deren Prozeß beschrieben. Gemäß Fig. 1C und 1D wird der Photoresistlack 107 durch Schleudern aufgetragen, und zwar bevor eine Belichtung (hv) ausgehend von dem das Substrat 101 einschließenden Abschnitt durchgeführt wird. Zum Zeitpunkt der Belichtung wird keine individuelle Lichtmaske verwendet, sondern wird als die Belichtungsmaske die erste Gate-Elektrode 102 verwendet. Anschließend wird der Photoresistlack, der mit Licht bestrahlt worden ist und der dadurch reagiert hat, entwickelt, während ein verbleibendes Resistlackmuster 108 als die Maske verwendet wird, um die zweite Gate- Elektrodenmaterialschicht 106 durch Ätzen zu entfernen. Als ein Ergebnis wird eine zweite Gate-Elektrode 109 in solcher Weise durchgeführt, daß die erste Gate-Elektrode 102 und die zweite Gate-Elektrode 109 jeweils verschiedene Breiten haben.
Insbesondere werden die Belichtungsbedingungen festgelegt, um die Breite des entwickelten Resistlackmusters 108 um die Länge L größer zu machen als die Breite der ersten Gate-Elektrode 102.
Die oben beschriebenen Belichtungsbedingungen können wie folgt festgelegt werden: gemäß Fig. 4 ist der passende Belichtungsbetrag definiert als eine Größe, mit der die Maskenabmessung die gleiche wird wie die Resistlacklinienabmessung, und zwar in einem Falle, in dem der Resistlack positiver Art angewendet wird. Wenn der Belichtungsbetrag unter dem vorbeschriebenen Niveau ist, wird die Musterabmessung dicker gemacht. Wenn derselbe über dem vorbeschriebenen Niveau ist, wird die Musterabmessung schmaler gemacht. Daher kann die Belichtung mit Hilfe eines Belichtungsbetrags durchgeführt werden, mit dem die tatsächliche Musterabmessung um L dicker ist als die Maskenabmessung. Gemäß den tatsächlichen Daten, die vom Erfinder der vorliegenden Erfindung erhalten wurden, kann die Linienmusterabmessung um 0,2 um vergrößert werden, indem der Belichtungsbetrag ausgehend von dem passenden Belichtungsbetrag um 10% gesenkt wird. Im Falle, daß als die Belichtungsvorrichtung eine Spiegelprojektionsvorrichtung oder eine Stufeneinrichtung verwendet wird, kann das Muster, das um L dicker ist, in gleicher Weise mittels eines Verfahrens erhalten werden, in dem der Belichtungsbetrag auf den passenden Belichtungsbetrag festgelegt wird und der Fokuspunkt des Projektionslichts abgelenkt wird. Tatsächlich wird die Spiegelprojektionsvorrichtung verwendet, wobei das Linienmuster um 0,2 um dicker gemacht werden kann, indem ein Defokussieren um einen Betrag von 1 um durchgeführt wird.
Schließlich werden unter Anwendung der zweiten Gate-Elektrode 109 als die Maske Fremdstoffe eingeführt, um die Fremdstoffdiffusionsschicht als den Source- und Drain-Bereich 110 des Transistors zu bilden. In diesem Falle kann ein Verfahren angewendet werden, in dem der Photoresistlack, der zum Zwecke einer Ausbildung der zweiten Gate-Elektrode mit einem Muster versehen worden ist, nicht entfernt ist, sondern dieser so wie er ist verbleibt.
Gemäß dem Verfahren zur Herstellung des erfindungsgemäßen Dünnfilmtransistors kann der als Fremdstoffdifussionsschicht dienende Source- und Drain-Bereich 110 in einer selbsteinstellenden Weise mit Hilfe des Photoresistlacks gebildet werden, der durch die rückseitige Belichtung oder durch die zweite Gate-Elektrode 109 gebildet wurde, die mit Hilfe seines Photoresistlackmusters gebildet worden ist. Andererseits kann ebenso die zweite Gate-Elektrode 109 mit Hilfe der ersten Gate-Elektrode 102 in der selbsteinstellenden Weise gebildet werden. Als ein Ergebnis können die ersten und die zweiten Gate- Elektroden und die Source- und Drain-Bereiche allesamt in der selbsteinstellenden Weise gebildet werden. Daher kann die Dispersion der Transistorcharakteristiken zufriedenstellend verhindert werden, wodurch die Ausbeute verbessert werden kann.
Nachstehend sind Beispiele der vorliegenden Erfindung speziell beschrieben.

Beispiel 1

Die Fig. 1A bis 1F zeigen schematische Ansichten, die ein Beispiel des Prozesses zur Herstellung den Dünnfilmtransistors gemäß der vorliegenden Erfindung veranschaulichen.
Zunächst wurde Wolfram (W) an einem Quarzsubstrat 101 abgelagert, und zwar durch das Sputterverfahren mit einer Dicke von 2.000 Å bevor die erste Gate-Elektrode 102 mit Hilfe eines gewöhnlichen Photolithographieprozesses gebildet wurde. Anschließend wurde der erste Gate-Isolierfilm (SiO&sub2;) 103 mit 50 nm (500 Å) mit Hilfe des atmosphärischen CVD-Verfahrens abgelagert, das unter Bedingungen durchgeführt wurde, wonach SiH&sub4;/O&sub2; als das reaktive Gas verwendet wurde und die Substrattemperatur 400ºC betrug. Danach wurde mit Hilfe des mit reduziertem Druck arbeitenden CVD-Verfahrens ein Si&sub3;N&sub4;-Film mit 100 nm abgelagert, bevor ein Punkt von 1,5 um · 1,5 um an der ersten Gate-Elektrode 102 verblieb, und zwar mit Hilfe des gewöhnlichen Photolithographieverfahrens, wobei jedoch andere Abschnitte entfernt wurden. Danach ließ man das Kristall mit Hilfe des mit reduziertem Druck arbeitenden CVD-Verfahrens unter den folgenden Bedingungen wachsen:
SiH&sub2;Cl&sub2;/HCl/H&sub2; = 0,53/1,6/100 (1/min)
(1,995 · 10&sup4; Pa (150 Torr), 990ºC, 120 Minuten)
Als ein Ergebnis ist bei monokristallinem Silikon die Teilchengröße, die 100 um betrug, angewachsen, bevor deren Oberfläche durch ein mechanisch/chemisches Polieren und Ätzen (RIE) abgeflacht und geglättet wurde. Als ein Ergebnis wurde die monokristalline Halbleiterschicht 104, deren Dicke 0,1 um betrug, gebildet, bevor abermals ein Ätzen (RIE) durchgeführt wurde, um eine erwünschte Form (siehe Fig. 1A) zu erreichen.
Anschließend wurde der SiO&sub2;-Film 105 mit Hilfe des atmosphärischen CVD-Verfahrens mit 150 nm (1.500 Å) unter den gleichen Bedingungen abgelagert, wie bei jenen, die festgelegt wurden, als der erste Gate-Isolierfilm 103 gebildet wurde. Anschließend wurde das Polysilikon mit niedrigem Widerstand als die zweite Gate-Elektrodenmaterialschicht 106 mit 200 nm (2.000 Å) mit Hilfe des mit reduziertem Druck arbeitenden CVD- Verfahrens abgelagert. In diesem Fall wurden die Ablagerungsbedingungen derart festgelegt, daß die Ablagerung für 5 Minuten durchgeführt wurde, während das SiH&sub4; unter Standardbedingungen auf 150 cm³/min (sccm), PH&sub3; (in 0,5% N&sub2; aufgelöst) unter Standardbedingungen auf 15 cm³/min (sccm), der Druck auf 26,6 Pa (0,2 Torr) und die Temperatur auf 600ºC angelegt wurden.
Der Photoresistlack 107 positiver Art wurde durch ein Schleuderauftragungsverfahren aufgetragen, wobei die Belichtung durchgeführt wurde, während Licht von dem das Quarzsubstrat 101 einschließenden Abschnitt aufgetragen wurde. Der Belichtungsbetrag wurde auf einen Wert festgelegt, der um 10% unterhalb des passenden Belichtungsbetrags lag (siehe Fig. 1C). Anschließend wurde der Resistlack entwickelt (siehe Fig. 1D), bevor das verbleibende Resistlackmuster 108 als die Maske verwendet wurde, um die zweite Gate-Elektrodenmaterialschicht 106 einem RIE-Ätzen zu unterwerfen, so daß die zweite Gate- Elektrode 109 gebildet wurde. In einem Fall der vorbeschriebenen Belichtungsbedingungen konnte die Dimension der zweiten Gate- Elektrode 109 auf einen Wert gebracht werden, der pro Seite um 0,2 um größer war als die Dimension der ersten Gate-Elektrode (siehe Fig. 1E).
Schließlich wurde mit Hilfe des gewöhnlichen Ioneninjektionsverfahrens P&sbplus; um IEI5cm&supmin;² bei 140 keV injiziert, so daß der Source- und Drain-Bereich 110 gebildet wurde. Ferner wurde ein Glühen bei 800ºC durchgeführt, um den gebildeten Source- und Drain-Bereich zu aktivieren. Gemäß der Tiefe des SIMS und dem Ergebnis der Linienanalyse wurde die Tatsache bestätigt, daß die Source- und Drain- Bereichsverbindungsoberfläche um 0,1 um von dem Endabschnitt der ersten Gate-Elektrode 102 versetzt wurde.
Der hergestellte Transistor wurde betrieben, woraus resultierte, daß das EIN-AUS-Verhältnis 10&sup6; (A) oder mehr betrug, was ein zu erhaltendes zufriedenstellendes praktisches Niveau war. Der Drain-Spannungsdurchbruchswiderstand betrug, wenn der Betrieb des Transistors ausgeschaltet war, 15 V oder mehr, was im wesentlichen das zweifache des Wertes einer Einzelgate-Struktur oder einer Struktur war, in der kein Versatz durchgeführt wurde.

Beispiel 2

Fig. 2A bis 2C zeigen schematische Ansichten, die ein weiteres Beispiel des Prozesses zur Herstellung des Dünnfilmtransistors gemäß der vorliegenden Erfindung veranschaulichen.
Zunächst wurde Wolfram (W) mit Hilfe des Sputterverfahrens an dem Quarzsubstrat 201 mit einer Dicke von 200 nm (2000 Å) abgelagert, bevor die erste Gate-Elektrode 202 mit Hilfe des gewöhnlichen Photolithographieprozesses gebildet wurde. Anschließend wurde der erste Gate-Isolierfilm (SiO&sub2;) 203 mit 50 nm abgelagert, und zwar mit Hilfe des atmosphärischen CVD- Verfahrens, das unter Bedingungen durchgeführt wurde, wonach SiH&sub4;/O&sub2; als das reaktive Gas verwendet wurde und die Substrattemperatur 400ºC betrug. Anschließend wurde mit Hilfe des mit reduziertem Druck arbeitenden CVD-Verfahrens ein Si&sub3;N&sub4;- Film mit 100 nm (1000 Å) abgelagert, bevor ein Punkt von 1,5 um X 1,5 um mit Hilfe des gewöhnlichen Photolithographieverfahrens an der ersten Gate-Elektrode 202 verblieb, wobei die anderen Abschnitte entfernt waren. Anschließend ließ man das Kristall mit Hilfe des mit reduziertem Druck arbeitenden CVD-Verfahrens unter den folgenden Bedingungen wachsen:
SiH&sub2;Cl&sub2;/HCl/H&sub2; = 0,53/1,6/100 (1/min)
(1,995 · 10&sup9; Pa [150 Torr], 990ºC, 120 Minuten)
Als ein Ergebnis ist bei monokristallinem Silikon die Teilchengröße, die 100 um betrug, angewachsen, bevor deren Oberfläche mit Hilfe eines mechanisch/chemischen Polierens und eins RIE-Ätzens abgeflacht und geglättet wurde. Als ein Ergebnis wurde die monokristalline Halbleiterschicht 204, deren Dicke 0,1 um betrug, gebildet, bevor abermals ein RIE-Ätzen durchgeführt wurde, um die erwünschte Form zu erhalten.
Anschließend wurde der SiO&sub2;-Film 205 mit Hilfe des atmosphärischen CVD-Verfahrens mit 150 nm (1500 Å) unter den gleichen Bedingungen abgelagert, wie jene, die festgelegt wurden, als der erste Gate-Isolierfilm 203 gebildet wurde.
Der Photoresistschutzlack 207 positiver Art wurde mit Hilfe des Schleuderauftragungsverfahrens aufgetragen, wobei die Belichtung durchgeführt wurde, während Licht von dem das Quarzsubstrat 201 einschließenden Abschnitt aufgetragen wurde. Der Belichtungsbetrag wurde in diesem Fall auf den geeigneten Wert festgelegt. Anschließend wurde der Resistlack entwickelt, bevor das verbleibende Resistlackmuster 207 als die Maske verwendet wurde, um den Source- und Drain-Bereich 110 mit Hilfe des gewöhnlichen Ioneninjektionsverfahrens zu bilden, in dem P&spplus; mit IEI5cm² bei 140 keV injiziert wurde (siehe Fig. 2A). Ferner wurde ein Glühen bei 800ºC durchgeführt, um den gebildeten Source- und Drain-Bereich zu aktivieren.
Anschließend wurde ein Polysilikon mit niedrigem Widerstand als die zweite Gate-Elektrodenmaterialschicht 206 mit 200 nm (2000 Å) abgelagert, und zwar mit Hilfe des mit reduziertem Druck arbeitenden CVD-Verfahrens. In diesem Fall wurden die Ablagerungsbedingungen derart festgelegt, daß die Ablagerung für 5 Minuten durchgeführt wurde, während SiH&sub4; unter Standardbedingungen auf 150 cm³/min (sccm), PH&sub3; (in 0,5% N&sub2; aufgelöst) unter Standardbedingungen auf 15 cm³/min (sccm), der Druck auf 26,6 Pa (0,2 Torr) und die Temperatur auf 600ºC angelegt wurden.
Der Photoresistlack 208 positiver Art wurde mit Hilfe des Schleuderauftragungsverfahrens aufgetragen, wobei die Belichtung durchgeführt wurde, während Licht von dem das Quarzsubstrat 201 einschließenden Abschnitt aufgetragen wurde. Der Belichtungsbetrag wurde auf einen Wert festgelegt, der um 10% über dem passenden Belichtungsbetrag lag (siehe Fig. 2B). Anschließend wurde der Resistlack entwickelt bevor das verbleibende Resistlackmuster 208 als die Maske verwendet wurde, um die zweite Gate-Elektrodenmaterialschicht 206 einem RIE-Ätzen zu unterwerfen, so daß die zweite Gate-Elektrode 209 gebildet wurde. In einem Fall der vorbeschriebenen Belichtungsbedingungen konnte die Dimension der zweiten Gate-Elektrode 209 auf einen Wert angelegt werden, der um 0,2 um pro Seite kleiner war als die Dimension der ersten Gate-Elektrode (siehe Fig. 2C).

[Erläuterndes Beispiel]

Ein nicht erfindungsgemäßes erläuterndes Beispiel ist, wird nachstehend anhand der Fig. 3A bis 3C beschrieben.
Zunächst wurde Wolfram (W) mit Hilfe des Sputterverfahrens mit einer Dicke von 200 nm (2000 Å) an dem Quarzsubstrat 201 abgelagert, bevor die Gate-Elektrode 202 mit Hilfe des gewöhnlichen Photolitographieprozesses gebildet wurde. Anschließend wurde der Gate-Isolierfilm (SiO&sub2;) 203 mit 50 nm (500 Å) abgelagert, und zwar mit Hilfe des atmosphärischen CVD- Verfahrens, das unter Bedingungen durchgeführt wurde, wonach SiH&sub4;/O&sub2; als das reaktive Gas verwendet wurde und die Substrattemperatur 400ºC betrug. Anschließend wurde mit Hilfe des mit reduziertem Druck arbeitenden CVD-Verfahrens ein Si&sub3;N&sub4;- Film mit 100 nm (1000 Å) abgelagert, bevor ein Punkt von 1,5 um · 1,5 um an der Gate-Elektrode 202 verblieb, und zwar mit Hilfe des gewöhnlichen Photolithographieverfahrens, wobei jedoch die anderen Abschnitte entfernt wurden. Anschließend ist das Kristall mit Hilfe des mit reduziertem Druck arbeitenden CVD- Verfahrens unter den folgenden Bedingungen angewachsen:
SiH&sub2;Cl&sub2;/HCl/H&sub2; = 0,53/1,6/100 (1/min)
(1,995 · 10&sup4; Pa [150 Torr], 990ºC, 120 min)
Als ein Ergebnis ist monokristallines Silikon, deren Teilchengröße 100 um betrug gewachsen, bevor deren Oberfläche mit Hilfe eines mechanisch/chemischen Polierens und einer RIE- Ätzung abgeflacht und geglättet wurde. Als ein Ergebnis wurde die monokristalline Halbleiterschicht 204, deren Dicke 0,1 um betrug, gebildet, bevor abermals ein RIE-Ätzen durchgeführt wurde, um eine erwünschte Form zu erhalten.
Anschließend wurde der SiO&sub2;-Film 205 mit Hilfe des atmosphärischen CVD-Verfahrens mit 150 nm (1500 Å) unter den gleichen Bedingungen abgelagert, wie jene, die festgelegt wurden, als der Gate-Isolierfilm 203 gebildet wurde.
Der Photoresistlack 207 positiver Art wurde mit Hilfe des Schleuderauftragungsverfahrens aufgetragen, wobei die Belichtung durchgeführt wurde, während Licht ausgehend von dem das Quarzsubstrat 201 einschließenden Abschnitt aufgetragen wurde. Der Belichtungsbetrag wurde auf einen Wert festgelegt, der um 10 % unter dem geeigneten Belichtungsbetrag lag (siehe Fig. 3D). Anschließend wurde der Resistlack entwickelt (siehe Fig. 3C), bevor das verbleibende Resistlackmuster 208 als die Maske verwendet wurde, um den Source- und Drain-Bereich 210 zu bilden (siehe Fig. 3A), und zwar mit Hilfe des gewöhnlichen Ioneninjektionsverfahrens, in dem P&spplus; mit IEI5cm² bei 140 keV initiiert wurde. Ferner wurde bei 800ºC ein Glühen durchgeführt, um den gebildeten Source- und Drain-Bereich zu aktivieren. Gemäß der Tiefe der SIMS und dem Ergebnis der Linienanalyse wurde die Tatsache bestätigt, daß die Source- und Drain- Bereichsverbindungsoberfläche mit 0,1 um von dem Endabschnitt der ersten Gate-Elektrode 202 versetzt wurde.
Der hergestellte Transistor wurde betrieben, was in einem EIN- AUS-Verhältnis von 10&sup6; (A) oder mehr resultierte, was ein zu erreichendes zufriedenstellendes praktisches Niveau war. Der Drain-Spannungsunterbrechungswiderstand, wenn der Betrieb des Transistors abgeschaltet wurde, betrug 15 V oder mehr, was im wesentlichen das zweifache des Werts einer Einzelgate-Struktur oder einer Struktur war, in der kein Versatz gemacht wurde.
Die Versatz-Struktur kann mit lediglich einem einzigen Photolithographievorgang gebildet werden (die Notwendigkeit der Anwendung der Maske kann beseitigt werden). Zusätzlich kann die selbstausrichtende Struktur mit der Gate-Elektrode gebildet werden. Als ein Ergebnis kann der Herstellungsprozeß vereinfacht werden und kann die Charakteristikenverteilung verhindert werden.
Da wie vorbeschrieben der erfindungsgemäße Dünnfilmtransistor der SOI-Art die parasitäre Kapazität zwischen dem Gate und den Drain weiter reduzieren kann und dadurch ein Erhöhen der Betriebsgeschwindigkeit ermöglicht, kann der Drain- Spannungsdurchbruchswiderstand zu dem Zeitpunkt vergrößert werden, wenn der Transistor abgeschaltet wird. Da ferner die beiden vertikal angeordneten Gate-Elektroden und der Source- und Drain-Bereich in einer selbsteinstellenden Weise gebildet sind, kann eine unerwünschte Verteilung der Charakteristiken verhindert werden, wodurch die Ausbeute verbessert werden kann.
Obwohl als der MOSFET der n-Kanal MOSFET verwendet wurde, kann natürlich ein gleichartiger Effekt erhalten werden, selbst wenn die Polarität umgekehrt ist.

Claims

1. Verfahren zur Herstellung eines Dünnfilmtransistors der SOI-Art mit einer ersten Gate-Elektrode (102) an einem transparenten Isoliersubstrat (101), einem ersten Isolierfilm (103) an der ersten Gate-Elektrode, einer Halbleiterschicht (104) an dem ersten Isolierfilm (103), einem an der Halbleiterschicht (104) vorgesehenen zweiten Gate-Isolierfilm (105) und einer an dem zweiten Gate-Isolierfilm (105) vorgesehenen zweiten Gate-Elektrode (109) mit den Schritten:

Durchführung einer rückseitigen Bestrahlung von einer Seite des transparenten Isoliersubstrats (101) unter Anwendung der ersten Gate-Elektrode (102) als eine Belichtungsmaske, um eine Ätzmaske (108) zum Definieren einer zweiten Gate-Elektrode (109) zu erzeugen; wobei

der rückseitige Bestrahlungsbetrag unter Anwendung der ersten Gate-Elektrode (102) als die Belichtungsmaske zu einem Unterbelichtungsbetrag hin gesteuert wird, so daß die Ätzmaske (108) eine größere Breite hat als die erste Gate-Elektrode (102); und

die Abweichung des Unterbelichtungsbetrags von einem passenden Belichtungsbetrag derart eingestellt wird, daß die Breite des entwickelten Resistlackmusters (108) und der dadurch definierten zweiten Gate-Elektrode um die Länge L größer ist als die Breite der ersten Gate-Elektrode.

2. Verfahren zur Herstellung eines Dünnfilmtransistors der SOI-Art mit einer ersten Gate-Elektrode (202) an einem transparenten Isoliersubstrat (201), einem ersten Isolierfilm (203) an der ersten Gate-Elektrode, einer Halbleiterschicht (204) an dem ersten Isolierfilm (203), einem an der Halbleiterschicht (204) vorgesehenen zweiten Gate-Isolierfilm (205) und einer an dem zweiten Gate-Isolierfilm (205) vorgesehenen zweiten Gate-Elektrode (209) mit den Schritten:

Durchführung einer rückseitigen Belichtung von einer Seite des transparenten Isoliersubstrats (201) unter Anwendung der ersten Gate-Elektrode (202) als eine Belichtungsmaske, um eine Ätzmaske (208) zum Ätzen der zweiten Gate-Elektrode (209) zu erzeugen; wobei

der rückseitige Belichtungsbetrag unter Verwendung der ersten Gate-Elektrode (202) als die Belichtungsmaske zu einen Überbelichtungsbetrag hin gesteuert wird, so daß die Ätzmaske (208) eine kleinere Breite hat als die erste Gate-Elektrode (202);

die Ätzmaske (208) zum Definieren der zweiten Gate-Elektrode (209) verwendet wird; und

die Abweichung des Überbelichtungsbetrags von einem passenden Belichtungsbetrag so eingestellt wird, daß die Breite des entwickelten Resistlackmusters (208) und der dadurch definierten zweiten Gate-Elektrode um eine Länge L kleiner ist als die Breite der ersten Gate-Elektrode (202).

3. Verfahren nach einem der Ansprüche 1 und 2, wobei die Ätzmaske (108, 208) einen Photoresistlack einschließt.

4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die Halbleiterschicht (104, 204) eine Silikonschicht ist.

5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die erste Gate-Elektrode (102, 202) Wolfram aufweist.

6. Verfahren nach einem der Ansprüche 1 bis 5, wobei das transparente Isoliersubstrat (101, 201) ein Quarzsubstrat ist.

7. Verfahren nach Anspruch 3, wobei der Photoresistlack durch ein Schleuderbeschichtungsverfahren gebildet ist.

8. Verfahren nach einem der Ansprüche 1 bis 7, wobei der erste Isolierfilm (103, 203) Si&sub3;N&sub4; aufweist.

9. Verfahren nach einem der Ansprüche 1 bis 8, wobei die zweite Gate-Elektrode (109, 209) ein Polykristalin-Silikon mit geringem Widerstand aufweist.

10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Halbleiterschicht (104, 204) durch ein Niederdruck-CVD-Verfahren erzeugt wird.

11. Verfahren nach einem der Ansprüche 1 bis 10, wobei die Halbleiterschicht (104, 204) abgeflacht ist und mittels eines mechanisch/chemischen Polierens geglättet und durch RIE geätzt wird.

12. Verfahren nach Anspruch 3, wobei der Photoresistlack (108, 208) als eine Ätzmaske verwendet wird, um die zweite Gate- Elektrode (109, 209) aus einer Gate-Elektrodenmaterialschicht (106, 206) zu bilden.

13. Verfahren nach Anspruch 1, wobei die Ätzmaske (108) zusammen mit der zweiten Gate-Elektrode, die damit geätzt wird, als eine Ioneninjektionsmaske verwendet wird, um eine Fremdstoffdiffusionsschicht (110) in der Halbleiterschicht (104) zu bilden.