JP3377853B2 - 薄膜トランジスタの作製方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタに係
り、特にダブルゲート型の、アンプ回路を構成するのに
適当な薄膜トランジスタの作製方法に関する。
り、特にダブルゲート型の、アンプ回路を構成するのに
適当な薄膜トランジスタの作製方法に関する。
【０００２】
【従来の技術】薄膜トランジスタは、例えば液晶に対す
るスイッチング回路として使用されているが、これを使
用したアンプ回路としては、１９９０年電子情報通信学
会秋季全国大会Ｃ５４９「多結晶シリコン薄膜トランジ
スタで構成したオペアンプの特性」が発表されている。
るスイッチング回路として使用されているが、これを使
用したアンプ回路としては、１９９０年電子情報通信学
会秋季全国大会Ｃ５４９「多結晶シリコン薄膜トランジ
スタで構成したオペアンプの特性」が発表されている。
【０００３】
【発明が解決しようとする課題】ところで薄膜トランジ
スタでアンプ回路を歩留り良く製造し、安定した特性を
得るためには、ドレイン電圧ＶD −ドレイン電流ＩD カ
ーブの制御が必要となる。即ち、ドレイン電圧ＶD の大
きさに対してドレイン電流ＩD が一定値になること、い
わゆる五極管特性が望ましい。
スタでアンプ回路を歩留り良く製造し、安定した特性を
得るためには、ドレイン電圧ＶD −ドレイン電流ＩD カ
ーブの制御が必要となる。即ち、ドレイン電圧ＶD の大
きさに対してドレイン電流ＩD が一定値になること、い
わゆる五極管特性が望ましい。
【０００４】しかし従来の薄膜トランジスタでは、例え
ば図１０の曲線Ａに示す如く、ドレイン電圧ＶD がある
値を越えるとアバランシャ特性を示すためドレイン電流
ＩDが大きくなり、アンプ回路の特性を悪化する。
ば図１０の曲線Ａに示す如く、ドレイン電圧ＶD がある
値を越えるとアバランシャ特性を示すためドレイン電流
ＩDが大きくなり、アンプ回路の特性を悪化する。
【０００５】またアンプ回路の特性の良いものを得るた
めには、閾値の制御つまり薄膜トランジスタがオン・オ
フするゲート電圧を合わせることが必要であり通常の薄
膜トランジスタの製造工程ではこれを制御可能とするも
のは得られなかった。
めには、閾値の制御つまり薄膜トランジスタがオン・オ
フするゲート電圧を合わせることが必要であり通常の薄
膜トランジスタの製造工程ではこれを制御可能とするも
のは得られなかった。
【０００６】従って本発明の目的は、これらの欠点つま
りアバランシャ特性の存在しない、しかも閾値の制御が
可能な薄膜トランジスタを提供することである。
りアバランシャ特性の存在しない、しかも閾値の制御が
可能な薄膜トランジスタを提供することである。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、図１に示す如く、例えばＳｉ単結晶基
板の如き絶縁板１上に後部ゲート電極２を設け、その上
に後部ゲート絶縁膜３を形成する。この後部ゲート絶縁
膜３上に活性層２１' を形成し、前記活性層上に前部ゲ
ート絶縁膜５を形成し、前記前部ゲート絶縁膜５上に前
部ゲート電極６を形成し、前記前部ゲート電極６上に酸
化珪素膜２２を形成し、レジスト２３を用いて前記酸化
珪素膜２２をエッチングし、前記エッチングされた酸化
珪素膜２２を用いて前記前部ゲート電極６をエッチング
し、ソース電極側の前記酸化珪素膜２２を選択的にエッ
チングし、前記酸化珪素膜２２及び前記前部ゲート電極
６をマスクとして不純物イオンを注入する。なお前部ゲ
ート電極６のチャネル長方向の長さは後部ゲート電極２
のチャネル長方向の長さよりも短く構成する。また前部
ゲート電極の全部が後部ゲート電極の一部と重なってい
る。
め、本発明では、図１に示す如く、例えばＳｉ単結晶基
板の如き絶縁板１上に後部ゲート電極２を設け、その上
に後部ゲート絶縁膜３を形成する。この後部ゲート絶縁
膜３上に活性層２１' を形成し、前記活性層上に前部ゲ
ート絶縁膜５を形成し、前記前部ゲート絶縁膜５上に前
部ゲート電極６を形成し、前記前部ゲート電極６上に酸
化珪素膜２２を形成し、レジスト２３を用いて前記酸化
珪素膜２２をエッチングし、前記エッチングされた酸化
珪素膜２２を用いて前記前部ゲート電極６をエッチング
し、ソース電極側の前記酸化珪素膜２２を選択的にエッ
チングし、前記酸化珪素膜２２及び前記前部ゲート電極
６をマスクとして不純物イオンを注入する。なお前部ゲ
ート電極６のチャネル長方向の長さは後部ゲート電極２
のチャネル長方向の長さよりも短く構成する。また前部
ゲート電極の全部が後部ゲート電極の一部と重なってい
る。
【０００８】
【作用】本発明では、ドレイン領域８に高抵抗のオフセ
ット領域８−０を形成しているのでドレイン電圧ＶD を
大きくしてもドレイン電流が急激に増大するアバランシ
ャ現象の発生を抑制することができる。また後部ゲート
電極２に印加する電圧を変化することにより閾値電圧を
変化することができるので閾値の制御が可能となる。こ
のようにアンプ回路に好適な薄膜トランジスタを得るこ
とができる。
ット領域８−０を形成しているのでドレイン電圧ＶD を
大きくしてもドレイン電流が急激に増大するアバランシ
ャ現象の発生を抑制することができる。また後部ゲート
電極２に印加する電圧を変化することにより閾値電圧を
変化することができるので閾値の制御が可能となる。こ
のようにアンプ回路に好適な薄膜トランジスタを得るこ
とができる。
【０００９】
【実施例】本発明の一実施例構成を図１〜図６及び表１
にもとづき説明する。図１は本発明の一実施例構成図、
図２は本発明の薄膜トランジスタの製造工程説明図（そ
の１）、図３は本発明の薄膜トランジスタの製造工程説
明図（その２）、図４は本発明の薄膜トランジスタの製
造工程説明図（その３）、図５は本発明の薄膜トランジ
スタの製造工程説明図（その４）、図６は本発明のＮチ
ャンネル薄膜トランジスタの前部ゲート電圧−ドレイン
電流特性図、表１は本発明のＮチャンネル薄膜トランジ
スタの後部ゲート電圧−閾値電圧特性を示すものであ
る。
にもとづき説明する。図１は本発明の一実施例構成図、
図２は本発明の薄膜トランジスタの製造工程説明図（そ
の１）、図３は本発明の薄膜トランジスタの製造工程説
明図（その２）、図４は本発明の薄膜トランジスタの製
造工程説明図（その３）、図５は本発明の薄膜トランジ
スタの製造工程説明図（その４）、図６は本発明のＮチ
ャンネル薄膜トランジスタの前部ゲート電圧−ドレイン
電流特性図、表１は本発明のＮチャンネル薄膜トランジ
スタの後部ゲート電圧−閾値電圧特性を示すものであ
る。
【００１０】図１において、１はＳｉ単結晶基板の如き
絶縁板、２は後部ゲート電極、３は後部ゲート絶縁膜、
４はゲート領域、５は前部ゲート絶縁膜、６は前部ゲー
ト電極、７はソース領域、８はドレイン領域、８−０は
オフセット領域、９は層間絶縁層、１０、１０は電極で
ある。
絶縁板、２は後部ゲート電極、３は後部ゲート絶縁膜、
４はゲート領域、５は前部ゲート絶縁膜、６は前部ゲー
ト電極、７はソース領域、８はドレイン領域、８−０は
オフセット領域、９は層間絶縁層、１０、１０は電極で
ある。
【００１１】なおＳｉ単結晶基板１の代わりにガラス基
板を使用することもできる。図２〜図５により、本発明
の薄膜トランジスタの製造工程を説明する。 (1) まずＳｉ単結晶基板からなる絶縁板１上に、例えば
Ｐドープのポリシリコンからなるポリシリコン層２′を
約１０００Å成膜する（図２（Ａ）参照）。
板を使用することもできる。図２〜図５により、本発明
の薄膜トランジスタの製造工程を説明する。 (1) まずＳｉ単結晶基板からなる絶縁板１上に、例えば
Ｐドープのポリシリコンからなるポリシリコン層２′を
約１０００Å成膜する（図２（Ａ）参照）。
【００１２】このときの成膜条件は以下の通りである。
ＳｉＨ4 ガス １０〜４０ＳＣＣＭ
５％ ＰＨ3 ／Ｈ2 ガス ５〜２０ＳＣＣＭ
圧力 ０．１〜０．５Ｔｏｒｒ
温度 ６００〜６５０℃
(2) 次に絶縁板１に成膜したポリシリコン層２′をパタ
ーニングして後部ゲート電極２を形成する（図２（Ｂ）
参照）。
ーニングして後部ゲート電極２を形成する（図２（Ｂ）
参照）。
【００１３】(3) それから、ＳｉＯ2 からなる後部ゲー
ト絶縁膜３を約１００〜１０００Åの厚さで形成する
（図２（Ｃ）参照）。このときの成膜条件は以下の通り
である。
ト絶縁膜３を約１００〜１０００Åの厚さで形成する
（図２（Ｃ）参照）。このときの成膜条件は以下の通り
である。
【００１４】
ＴＥＯＳ（テトラエトキシシラン）ガス １０〜５０ＳＣＣＭ
Ｏ2 ５００ＳＣＣＭ
圧力 ０．１〜１．０Ｔｏｒｒ
温度 ７５０℃
(4) この上にアモルファスシリコン膜２１を約１５００
Å成膜し、それから固相成長させて結晶化しポリシリコ
ン化する（図２（Ｄ）参照）。
Å成膜し、それから固相成長させて結晶化しポリシリコ
ン化する（図２（Ｄ）参照）。
【００１５】このときの成膜条件は下記の通りである。
Ｓｉ2 Ｈ6 ガス １００〜５００ＳＣＣＭ
Ｈｅ ５００ＳＣＣＭ
圧力 ０．５〜１．０Ｔｏｒｒ
温度 ７５０℃
またアモルファスシリコン膜２１を固相成長してポリシ
リコン化させるためのアニール条件は下記の通りであ
る。
リコン化させるためのアニール条件は下記の通りであ
る。
【００１６】
Ｎ2 １ＳＬＭ
温度 ６００℃
処理時間 ８〜４８ｈｒ
(5) 前記固相成長してポリシリコン化したシリコン膜を
パターニングしてポリシリコンの活性層２１′、２１′
を形成する（図２（Ｅ）参照）。
パターニングしてポリシリコンの活性層２１′、２１′
を形成する（図２（Ｅ）参照）。
【００１７】(6) 前記ポリシリコン活性層２１′、２
１′上に約１０００ÅのＳｉＯ2 膜５′をプラズマＣＶ
Ｄ法により成膜した（図２（Ｆ）参照）。 (7) それからｎ+ ポリシリコン膜６′をこのＳｉＯ2 膜
５′の上にプラズマＣＶＤ法により２５００Å成膜した
（図２（Ｇ）参照）。なおこのｎ+ ポリシリコン膜６′
は、前部ゲート電極６を構成する。
１′上に約１０００ÅのＳｉＯ2 膜５′をプラズマＣＶ
Ｄ法により成膜した（図２（Ｆ）参照）。 (7) それからｎ+ ポリシリコン膜６′をこのＳｉＯ2 膜
５′の上にプラズマＣＶＤ法により２５００Å成膜した
（図２（Ｇ）参照）。なおこのｎ+ ポリシリコン膜６′
は、前部ゲート電極６を構成する。
【００１８】(8) 次に前記ｎ+ ポリシリコン膜６′上に
遮蔽材２２として例えばＳｉＯ2 を２０００Å成膜した
（図３（Ａ）参照）。 (9) この遮蔽材２２にフォトリソグラフィーで前部ゲー
ト電極を得るためのパターニングを行うため、まずレジ
スト２３を塗って、これを塗布しない部分の遮蔽材２２
をフッ酸系のエッチング液でエッチングする（図３
（Ｂ）参照）。
遮蔽材２２として例えばＳｉＯ2 を２０００Å成膜した
（図３（Ａ）参照）。 (9) この遮蔽材２２にフォトリソグラフィーで前部ゲー
ト電極を得るためのパターニングを行うため、まずレジ
スト２３を塗って、これを塗布しない部分の遮蔽材２２
をフッ酸系のエッチング液でエッチングする（図３
（Ｂ）参照）。
【００１９】(10)さらにドライエッチング法でｎ+ ポリ
シリコン膜６′のエッチングを行う。このとき、適当な
時間、等法的にエッチングを行うことにより、図３
（Ｃ）に示す如く、遮蔽材２２、２２がオーバーハング
した状態になる。このオーバーハングした遮蔽材２２の
長さを調整することにより、つまり遮蔽材２２の長さに
よりオフセット或いはＬＤＤの長さを制御することが可
能となる。ここでＬＤＤとは、ライト・ドープ・ドレイ
ンのことで４チャンネル部とドレインとの間にライトド
ープした高抵抗層のことである。
シリコン膜６′のエッチングを行う。このとき、適当な
時間、等法的にエッチングを行うことにより、図３
（Ｃ）に示す如く、遮蔽材２２、２２がオーバーハング
した状態になる。このオーバーハングした遮蔽材２２の
長さを調整することにより、つまり遮蔽材２２の長さに
よりオフセット或いはＬＤＤの長さを制御することが可
能となる。ここでＬＤＤとは、ライト・ドープ・ドレイ
ンのことで４チャンネル部とドレインとの間にライトド
ープした高抵抗層のことである。
【００２０】(11)それからフォトリソグラフィーによ
り、遮蔽材２２のソース電極側のオーバーハング部分を
エッチング除去する（図３（Ｄ）参照）。そしてＰを１
×１０ 15ａｔｏｍｓ／ｃｍ2 イオン注入する。これによ
り、前記ポリシリコンの活性層２１′２１′に対して、
ｎ+ ポリシリコン膜６′のエッチングされなかった前部
ゲート電極６となる部分と、遮蔽材２２の残ったオーバ
ーハング部分とによりマスクされた部分Ｍを除き、ソー
ス領域とドレイン領域がＰのイオン注入される。これに
よりｎ型のソース領域７、ドレイン領域８が形成され
る。
り、遮蔽材２２のソース電極側のオーバーハング部分を
エッチング除去する（図３（Ｄ）参照）。そしてＰを１
×１０ 15ａｔｏｍｓ／ｃｍ2 イオン注入する。これによ
り、前記ポリシリコンの活性層２１′２１′に対して、
ｎ+ ポリシリコン膜６′のエッチングされなかった前部
ゲート電極６となる部分と、遮蔽材２２の残ったオーバ
ーハング部分とによりマスクされた部分Ｍを除き、ソー
ス領域とドレイン領域がＰのイオン注入される。これに
よりｎ型のソース領域７、ドレイン領域８が形成され
る。
【００２１】(12)さらにｐ型にしたい部分にＢをイオン
注入するため、ｎ型にしたい部分をレジスト２４でマス
クして、Ｂを５×１０15ａｔｏｍｓ／ｃｍ2 イオン注入
する（図４（Ａ）参照）。
注入するため、ｎ型にしたい部分をレジスト２４でマス
クして、Ｂを５×１０15ａｔｏｍｓ／ｃｍ2 イオン注入
する（図４（Ａ）参照）。
【００２２】(13)それからレジスト２４及び遮蔽材２２
を除去すると、ドレイン側のみオフセット構造が形成さ
れる（図４（Ｂ）参照）。この後５００℃で１２時間活
性化を行った。
を除去すると、ドレイン側のみオフセット構造が形成さ
れる（図４（Ｂ）参照）。この後５００℃で１２時間活
性化を行った。
【００２３】(14)その後層間絶縁層９としてリンガラス
を常圧ＣＶＤ法で成膜する（図４（Ｃ）参照）。 (15)この層間絶縁層9 にコンタクトホール２５を開孔す
る( 図５（Ａ）参照)。
を常圧ＣＶＤ法で成膜する（図４（Ｃ）参照）。 (15)この層間絶縁層9 にコンタクトホール２５を開孔す
る( 図５（Ａ）参照)。
【００２４】(16)そして電極金属となるアルミニウム２
６をスパッタリング法で成膜する（図５（Ｂ）参照）。 (17)このアルミニウム２６をパターニングして所望の電
極１０をパターニングして回路を構成する（図５（Ｃ）
参照）。
６をスパッタリング法で成膜する（図５（Ｂ）参照）。 (17)このアルミニウム２６をパターニングして所望の電
極１０をパターニングして回路を構成する（図５（Ｃ）
参照）。
【００２５】なお前記説明では、図２におけるＳｉＯ2
膜５′、ｎ+ ポリシリコン膜６′、活性層２１′、等の
大きさと、他の図面におけるこれに相当するものとの大
きさが一致しないが、これは図面の大形化を防止するた
め簡略化したものであり、図面の大きさが、実施例にお
ける各部の物理的サイズに比例するものではない。
膜５′、ｎ+ ポリシリコン膜６′、活性層２１′、等の
大きさと、他の図面におけるこれに相当するものとの大
きさが一致しないが、これは図面の大形化を防止するた
め簡略化したものであり、図面の大きさが、実施例にお
ける各部の物理的サイズに比例するものではない。
【００２６】前記のようにして得られた本発明の薄膜ト
ランジスタの動作特性について説明する。図６は本発明
のＮチャンネル薄膜トランジスタの前部ゲート電圧−ド
レイン電流特性図であり、横軸はボルトＶ、縦軸はアン
ペアＡである。なお縦軸のＩＥ−Ｎは１０-Nを示し、従
ってＩＥ−２は１０-2を示す。図６において右からＮ
ｏ．１、Ｎｏ．２・・・Ｎｏ．１０、Ｎｏ．１１と１１
回のテストを行っている。
ランジスタの動作特性について説明する。図６は本発明
のＮチャンネル薄膜トランジスタの前部ゲート電圧−ド
レイン電流特性図であり、横軸はボルトＶ、縦軸はアン
ペアＡである。なお縦軸のＩＥ−Ｎは１０-Nを示し、従
ってＩＥ−２は１０-2を示す。図６において右からＮ
ｏ．１、Ｎｏ．２・・・Ｎｏ．１０、Ｎｏ．１１と１１
回のテストを行っている。
【００２７】Ｎｏ．１は後部ゲート電極の印加電圧つま
り後部ゲート電圧が−５Ｖ、Ｎｏ．２は−４Ｖと以下１
Ｖ毎に変化し、Ｎｏ．６は０Ｖ、Ｎｏ．１０は＋４Ｖ、
Ｎｏ１１は＋５Ｖの状態のものを示す。これにより前部
ゲート電極の印加電圧つまり前部ゲート電圧が１０Ｖ以
上で略直線特性を示すことがわかる。
り後部ゲート電圧が−５Ｖ、Ｎｏ．２は−４Ｖと以下１
Ｖ毎に変化し、Ｎｏ．６は０Ｖ、Ｎｏ．１０は＋４Ｖ、
Ｎｏ１１は＋５Ｖの状態のものを示す。これにより前部
ゲート電極の印加電圧つまり前部ゲート電圧が１０Ｖ以
上で略直線特性を示すことがわかる。
【００２８】また表１は本発明のＮチャンネル薄膜トラ
ンジスタにおいて、後部ゲート電圧を変化させることに
より閾値電圧が変化することを示したものである。これ
により本発明では閾値の制御が可能となることがわか
る。
ンジスタにおいて、後部ゲート電圧を変化させることに
より閾値電圧が変化することを示したものである。これ
により本発明では閾値の制御が可能となることがわか
る。
【００２９】
【表１】
【００３０】図７は本発明のＰチャンネル薄膜トランジ
スタの前部ゲート電圧−ドレイン電流特性図であり、横
軸はボルトＶ、縦軸はアンペアＡであり、縦軸のＩＥ−
Ｎは１０-Nを示す。後部ゲート電圧を前記図６と同様に
変化させたときの状態を示す。これにより前部ゲート電
圧が−５Ｖよりも負側のとき略直線特性を示すことがわ
かる。
スタの前部ゲート電圧−ドレイン電流特性図であり、横
軸はボルトＶ、縦軸はアンペアＡであり、縦軸のＩＥ−
Ｎは１０-Nを示す。後部ゲート電圧を前記図６と同様に
変化させたときの状態を示す。これにより前部ゲート電
圧が−５Ｖよりも負側のとき略直線特性を示すことがわ
かる。
【００３１】また表１は本発明のＰチャンネル薄膜トラ
ンジスタにおいて、後部ゲート電圧を変化させることに
より閾値電圧が変化することを示したものである。これ
により閾値の制御がＰチャンネル薄膜トランジスタにお
いても可能となることがわかる。
ンジスタにおいて、後部ゲート電圧を変化させることに
より閾値電圧が変化することを示したものである。これ
により閾値の制御がＰチャンネル薄膜トランジスタにお
いても可能となることがわかる。
【００３２】
【表２】
【００３３】図８は本発明の薄膜トランジスタにより増
幅器を構成した回路図の１例であり、動作は周知のもの
故、その説明は省略する。図９（Ａ）は本発明の薄膜ト
ランジスタにより構成された同（Ｂ）に示す増幅器の周
波数特性を示す。この場合増幅器の出力段の負荷として
１０Ｍオームの抵抗と１０ＰＦのコンデンサを並列接続
したものを使用した。
幅器を構成した回路図の１例であり、動作は周知のもの
故、その説明は省略する。図９（Ａ）は本発明の薄膜ト
ランジスタにより構成された同（Ｂ）に示す増幅器の周
波数特性を示す。この場合増幅器の出力段の負荷として
１０Ｍオームの抵抗と１０ＰＦのコンデンサを並列接続
したものを使用した。
【００３４】図１０はシングル型薄膜トランジスタのオ
フセット構造の有無によるドレイン電圧−ドレイン電流
特性を示すものである。オフセット構造がない場合に
は、曲線Ａで示す如く、ドレイン電圧ＶD が大きくなる
と非直線に増加してアバランシャ現象を有することがわ
かる。しかし片側オフセット例えばドレイン領域側に、
図１に示す如く、オフセット構造を形成した場合には、
ドレイン電圧ＶD が大きくなってもドレイン電流は急に
増加しないので曲線Ｂに示す如き特性を示す。
フセット構造の有無によるドレイン電圧−ドレイン電流
特性を示すものである。オフセット構造がない場合に
は、曲線Ａで示す如く、ドレイン電圧ＶD が大きくなる
と非直線に増加してアバランシャ現象を有することがわ
かる。しかし片側オフセット例えばドレイン領域側に、
図１に示す如く、オフセット構造を形成した場合には、
ドレイン電圧ＶD が大きくなってもドレイン電流は急に
増加しないので曲線Ｂに示す如き特性を示す。
【００３５】なおゲート領域のソース側とドレイン側の
両側にオフセット領域を設けた両側オフセット構造にし
た場合には、図１０の曲線Ｃに示す如く、移動度が低下
し、実用的にならないことがわかる。
両側にオフセット領域を設けた両側オフセット構造にし
た場合には、図１０の曲線Ｃに示す如く、移動度が低下
し、実用的にならないことがわかる。
【００３６】
【発明の効果】本発明によれば薄膜トランジスタのドレ
イン電圧ＶD −ドレイン電流ＩD 特性をドレイン電圧値
を大きくしてもドレイン電流値を略一定値に保つことが
できるのでアンプ回路を構成することができる薄膜トラ
ンジスタを提供することができる。
イン電圧ＶD −ドレイン電流ＩD 特性をドレイン電圧値
を大きくしてもドレイン電流値を略一定値に保つことが
できるのでアンプ回路を構成することができる薄膜トラ
ンジスタを提供することができる。
【００３７】本発明によれば、高抵抗領域であるオフセ
ット領域をドレイン側に片側構成にしたので、ドレイン
電圧ＶD −ドレイン電流ＩD 特性を略一定値に保つこと
ができるのみならず、移動度の大きな、特性のすぐれた
アンプ回路を構成可能な薄膜トランジスタを提供するこ
とができる。
ット領域をドレイン側に片側構成にしたので、ドレイン
電圧ＶD −ドレイン電流ＩD 特性を略一定値に保つこと
ができるのみならず、移動度の大きな、特性のすぐれた
アンプ回路を構成可能な薄膜トランジスタを提供するこ
とができる。
【００３８】本発明によれば後部ゲート電圧を変化する
ことにより閾値の制御が可能な薄膜トランジスタを提供
することができるので、薄膜トランジスタにより特性の
良いアンプ回路を得ることができる。
ことにより閾値の制御が可能な薄膜トランジスタを提供
することができるので、薄膜トランジスタにより特性の
良いアンプ回路を得ることができる。
【図１】本発明の一実施例構成図である。
【図２】本発明の薄膜トランジスタの製造工程説明図
（その１）である。
（その１）である。
【図３】本発明の薄膜トランジスタの製造工程説明図
（その２）である。
（その２）である。
【図４】本発明の薄膜トランジスタの製造工程説明図
（その３）である。
（その３）である。
【図５】本発明の薄膜トランジスタの製造工程説明図
（その４）である。
（その４）である。
【図６】本発明のＮチャンネル薄膜トランジスタの前部
ゲート電圧−ドレイン電流特性図である。
ゲート電圧−ドレイン電流特性図である。
【図７】本発明のＰチャンネル薄膜トランジスタの前部
ゲート電圧−ドレイン電流特性図である。
ゲート電圧−ドレイン電流特性図である。
【図８】本発明の薄膜トランジスタにより構成される増
幅器の１例である。
幅器の１例である。
【図９】本発明の薄膜トランジスタを使用した増幅器の
周波数特性図である。
周波数特性図である。
【図１０】オフセット構造の有無によるドレイン電圧−
ドレイン電流特性図である。
ドレイン電流特性図である。
１ 絶縁基板
２ 後部ゲート電極
３ 後部ゲート絶縁膜
４ ゲート領域
５ 前部ゲート絶縁膜
６ 前部ゲート電極
７ ソース領域
８ ドレイン領域
８−０ オフセット領域
９ 層間絶縁層
１０ 電極
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高山 一郎
神奈川県厚木市長谷398番地 株式会社
半導体エネルギー研究所内
(56)参考文献 特開 平５−167072（ＪＰ，Ａ)
特開 平４−10660（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
Claims (3)
- 【請求項１】 絶縁基板上に後部ゲート電極を形成し、 前記後部ゲート電極上に後部ゲート絶縁膜を形成し、 前記後部ゲート絶縁膜上に活性層を形成し、 前記活性層上に前部ゲート絶縁膜を形成し、 前記前部ゲート絶縁膜上にポリシリコン膜を形成し、 前記ポリシリコン膜上に酸化珪素膜を形成し、 レジストを用いて前記酸化珪素膜をエッチングし、 前記エッチングされた酸化珪素膜を用いて前記ポリシリ
コン膜をエッチングすることにより、前部ゲート電極を
形成すると同時に前記酸化珪素膜をオーバーハング状に
し、 ソース電極側の前記酸化珪素膜を選択的にエッチング
し、 前記酸化珪素膜及び前記前部ゲート電極をマスクとして
不純物イオンを注入する薄膜トランジスタの作製方法で
あって、 前記前部ゲート電極のチャネル長方向の長さは前記後部
電極のチャネル長方向の長さより短く、 前記前部ゲート電極の全部が前記後部ゲート電極の一部
と重なること を特徴とする薄膜トランジスタの作製方
法。 - 【請求項２】 絶縁基板上に後部ゲート電極を形成し、 前記後部ゲート電極上に後部ゲート絶縁膜を形成し、 前記後部ゲート絶縁膜上に活性層を形成し、 前記活性層上に前部ゲート絶縁膜を形成し、 前記前部ゲート絶縁膜上にポリシリコン膜を形成し、 前記ポリシリコン膜上に酸化珪素膜を形成し、 レジストを用いて前記酸化珪素膜をエッチングし、 前記エッチングされた酸化珪素膜を用いて前記ポリシリ
コン膜をエッチングすることにより、前部ゲート電極を
形成すると同時に前記酸化珪素膜をオーバーハング状に
し、 ソース電極側の前記酸化珪素膜を選択的にエッチング
し、 前記酸化珪素膜及び前記前部ゲート電極をマスクとして
不純物イオンを注入し、 前記酸化珪素膜を全て除去した後層間絶縁膜を形成し、 前記層間絶縁膜にコンタクトホールを形成し、 前記コンタクトホールにソース電極及びドレイン電極を
形成する薄膜トランジスタの作製方法であって、 前記前部ゲート電極のチャネル長方向の長さは前記後部
電極のチャネル長方向の長さより短く、 前記前部ゲート電極の全部が前記後部ゲート電極の一部
と重なること を特徴とする薄膜トランジスタの作製方
法。 - 【請求項３】 請求項１または２において、前記後部ゲ
ート電極はポリシリコンからなることを特徴とする薄膜
トランジスタの作製方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05168194A JP3377853B2 (ja) | 1994-03-23 | 1994-03-23 | 薄膜トランジスタの作製方法 |
| US08/407,856 US5644146A (en) | 1994-03-23 | 1995-03-21 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05168194A JP3377853B2 (ja) | 1994-03-23 | 1994-03-23 | 薄膜トランジスタの作製方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07263696A JPH07263696A (ja) | 1995-10-13 |
| JP3377853B2 true JP3377853B2 (ja) | 2003-02-17 |
Family
ID=12893636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05168194A Expired - Fee Related JP3377853B2 (ja) | 1994-03-23 | 1994-03-23 | 薄膜トランジスタの作製方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3377853B2 (ja) |
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| JPH11274509A (ja) | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | 薄膜トランジスタ及び液晶表示装置 |
| TW418539B (en) * | 1998-05-29 | 2001-01-11 | Samsung Electronics Co Ltd | A method for forming TFT in liquid crystal display |
| JP3433101B2 (ja) | 1998-06-03 | 2003-08-04 | 三洋電機株式会社 | 表示装置 |
| JP3702096B2 (ja) * | 1998-06-08 | 2005-10-05 | 三洋電機株式会社 | 薄膜トランジスタ及び表示装置 |
| JP2000111945A (ja) * | 1998-10-01 | 2000-04-21 | Sony Corp | 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法 |
| JP2000258798A (ja) * | 1999-03-05 | 2000-09-22 | Sanyo Electric Co Ltd | 表示装置 |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| TW526355B (en) | 1999-07-14 | 2003-04-01 | Sanyo Electric Co | Reflection type liquid crystal display device |
| JP2001284592A (ja) * | 2000-03-29 | 2001-10-12 | Sony Corp | 薄膜半導体装置及びその駆動方法 |
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| TWI273637B (en) | 2002-05-17 | 2007-02-11 | Semiconductor Energy Lab | Manufacturing method of semiconductor device |
| CN1301539C (zh) * | 2003-07-28 | 2007-02-21 | 友达光电股份有限公司 | 形成低温多晶硅薄膜晶体管的方法 |
| JP2008153427A (ja) * | 2006-12-18 | 2008-07-03 | Hitachi Displays Ltd | 高感度光センサ素子及びそれを用いた光センサ装置 |
| KR101672344B1 (ko) * | 2010-05-20 | 2016-11-04 | 삼성전자주식회사 | 광센싱 회로, 상기 광센싱 회로의 구동 방법, 및 상기 광센싱 회로를 채용한 광센싱 장치 |
| US20130207102A1 (en) * | 2012-02-15 | 2013-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR102194235B1 (ko) * | 2013-09-05 | 2020-12-22 | 삼성전자주식회사 | 박막 트랜지스터 및 그 구동 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058676A (ja) * | 1983-09-12 | 1985-04-04 | Seiko Epson Corp | 薄膜トランジスタの駆動方法 |
| DE69115209T2 (de) * | 1990-09-28 | 1996-08-08 | Sumitomo Electric Industries | Verfahren zur Herstellung eines Supraleitungsbauelements mit reduzierter Dicke der supraleitenden Oxidschicht und dadurch hergestelltes Supraleitungsbauelement. |
| US5420048A (en) * | 1991-01-09 | 1995-05-30 | Canon Kabushiki Kaisha | Manufacturing method for SOI-type thin film transistor |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JPH0590586A (ja) * | 1991-09-30 | 1993-04-09 | Nec Corp | 薄膜トランジスタ |
| JP2722890B2 (ja) * | 1991-10-01 | 1998-03-09 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP3254007B2 (ja) * | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
-
1994
- 1994-03-23 JP JP05168194A patent/JP3377853B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-21 US US08/407,856 patent/US5644146A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263696A (ja) | 1995-10-13 |
| US5644146A (en) | 1997-07-01 |
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