JP3175390B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は絶縁性基板上に形成する
薄膜トランジスタに係り、特に、ソース，ドレイン電極
近傍部分のゲート電極を除いたオフセット・ゲート電極
構造の薄膜トランジスタにおけるオフセット領域の形成
方法に関する。
薄膜トランジスタに係り、特に、ソース，ドレイン電極
近傍部分のゲート電極を除いたオフセット・ゲート電極
構造の薄膜トランジスタにおけるオフセット領域の形成
方法に関する。
【０００２】
【従来の技術】画像入出力装置の小型化及び高機能化を
図るため、前記画像入出力装置の駆動回路には、大面積
基板に多数の素子を同時に形成できる薄膜トランジスタ
（ＴＦＴ）が使用されている。前記基板として安価なガ
ラス板を使用可能とするため、薄膜トランジスタの半導
体膜としては、ＴＦＴの作製プロセスを６００℃以下に
抑え、且つ高移動度及び低オフ電流が得られるＴＦＴ性
能が望まれていた。その理由としては、ガラス基板の耐
熱温度は、熱歪を考慮すると最高で６００℃位と考えら
れ、しかも、画像入出力装置の駆動回路の高駆動能力を
確保及び、ゲート・ターンオフ時のオフ特性の確保のた
めである。
図るため、前記画像入出力装置の駆動回路には、大面積
基板に多数の素子を同時に形成できる薄膜トランジスタ
（ＴＦＴ）が使用されている。前記基板として安価なガ
ラス板を使用可能とするため、薄膜トランジスタの半導
体膜としては、ＴＦＴの作製プロセスを６００℃以下に
抑え、且つ高移動度及び低オフ電流が得られるＴＦＴ性
能が望まれていた。その理由としては、ガラス基板の耐
熱温度は、熱歪を考慮すると最高で６００℃位と考えら
れ、しかも、画像入出力装置の駆動回路の高駆動能力を
確保及び、ゲート・ターンオフ時のオフ特性の確保のた
めである。
【０００３】高移動度化のためには、薄膜トランジスタ
のpoly-Si薄膜として、アモルファスシリコン（ａ−Ｓ
ｉ）をレーザを用いた瞬間加熱により溶融結晶化したpo
ly-Si薄膜が適していることが知られている（IEEE Elec
tron Devices Letters vol.EDL-7, no.5,pp.276〜278(1
986)）。一方、poly-Si薄膜の膜中には多数の粒界が存
在し、粒界に存在する電気的トラップを介してのキャリ
アの電界放出により、オフ電流が大きくなり実用上に問
題があった。
のpoly-Si薄膜として、アモルファスシリコン（ａ−Ｓ
ｉ）をレーザを用いた瞬間加熱により溶融結晶化したpo
ly-Si薄膜が適していることが知られている（IEEE Elec
tron Devices Letters vol.EDL-7, no.5,pp.276〜278(1
986)）。一方、poly-Si薄膜の膜中には多数の粒界が存
在し、粒界に存在する電気的トラップを介してのキャリ
アの電界放出により、オフ電流が大きくなり実用上に問
題があった。
【０００４】薄膜トランジスタは、図４に示すように、
絶縁性基板６１上に島状半導体薄膜６２，ゲート絶縁膜
６３，ゲート電極６４を順次形成し、前記島状半導体膜
６２中において、ゲート電極６４直下にチャネル領域６
５を形成するとともに、チャネル領域６５を挟むように
対向するソース電極６６及びドレイン電極６７を形成し
て構成されている。半導体薄膜６２をpoly-Si薄膜で形
成した場合、前記オフ電流に大きく影響を与えるのは、
チャネル領域６５のドレイン電極６７近傍の電界であ
り、この強電界のために発生するフィールド・エンハン
スト・エミッションによる電流がオフ電流の殆どを占め
ている。
絶縁性基板６１上に島状半導体薄膜６２，ゲート絶縁膜
６３，ゲート電極６４を順次形成し、前記島状半導体膜
６２中において、ゲート電極６４直下にチャネル領域６
５を形成するとともに、チャネル領域６５を挟むように
対向するソース電極６６及びドレイン電極６７を形成し
て構成されている。半導体薄膜６２をpoly-Si薄膜で形
成した場合、前記オフ電流に大きく影響を与えるのは、
チャネル領域６５のドレイン電極６７近傍の電界であ
り、この強電界のために発生するフィールド・エンハン
スト・エミッションによる電流がオフ電流の殆どを占め
ている。
【０００５】そこで、前記フィールド・エンハンスト・
エミッションによる電流を低減させるため、ソース，ド
レイン電極近傍のゲート電極を除去したオフセット・ゲ
ート電極構造の薄膜トランジスタが提案されている（例
えば、特開平３−６４９７１号公報参照）。この薄膜ト
ランジスタは、チャネル領域とドレイン領域との間に高
抵抗領域を設けることにより、ドレイン領域近傍の電界
を低減させる。
エミッションによる電流を低減させるため、ソース，ド
レイン電極近傍のゲート電極を除去したオフセット・ゲ
ート電極構造の薄膜トランジスタが提案されている（例
えば、特開平３−６４９７１号公報参照）。この薄膜ト
ランジスタは、チャネル領域とドレイン領域との間に高
抵抗領域を設けることにより、ドレイン領域近傍の電界
を低減させる。
【０００６】この薄膜トランジスタは図３に示すような
製造プロセスで作製される。絶縁基板５１上に半導体を
堆積したのちパターニングし、島状の半導体層５２を形
成する。その後、ゲート絶縁膜５３を堆積し、ゲート電
極膜を堆積及びパターニングしてゲート電極５４を形成
する。次に、半導体層５２のチャネル領域５５及びオフ
セット領域となる部分を覆うようにドーピング・マスク
７０を形成する。続いて、イオン・ドーピング若しくは
イオン注入法により、ドーピング・マスク７０で覆われ
ない半導体層５２部分に高濃度の不純物を導入してソー
ス電極５６及びドレイン電極５７を形成する。そして、
ドーピング・マスク７０を除去し、ゲート電極５４直下
のチャネル領域５５と、ソース電極５６及びドレイン電
極５７との間に高抵抗領域となるオフセット領域５８，
５９を有する薄膜トランジスタを得る。
製造プロセスで作製される。絶縁基板５１上に半導体を
堆積したのちパターニングし、島状の半導体層５２を形
成する。その後、ゲート絶縁膜５３を堆積し、ゲート電
極膜を堆積及びパターニングしてゲート電極５４を形成
する。次に、半導体層５２のチャネル領域５５及びオフ
セット領域となる部分を覆うようにドーピング・マスク
７０を形成する。続いて、イオン・ドーピング若しくは
イオン注入法により、ドーピング・マスク７０で覆われ
ない半導体層５２部分に高濃度の不純物を導入してソー
ス電極５６及びドレイン電極５７を形成する。そして、
ドーピング・マスク７０を除去し、ゲート電極５４直下
のチャネル領域５５と、ソース電極５６及びドレイン電
極５７との間に高抵抗領域となるオフセット領域５８，
５９を有する薄膜トランジスタを得る。
【０００７】
【発明が解決しようとする問題点】しかしながら、上記
製造プロセスによれば、ドーピング・マスク７０の形成
はマスク合わせによって位置決めされるので、マスクの
位置合せがずれると、ゲート電極５４端からドレイン電
極５７端までの距離ｄ1若しくはゲート電極５４端から
ソース電極５６端までの距離ｄ2、すなわちオフセット
長が変動する。その結果、ドレイン電極５７近傍の電界
が各薄膜トランジスタ毎に変動し、オン電流やオフ電流
のバラツキを生じさせるという問題点がある。特に、オ
ン電流の影響が顕著であり、例えば、液晶ディスプレイ
のスイッチング素子として上記薄膜トランジスタを使用
した場合、各薄膜トランジスタによる画素毎の書き込み
能力がばらつくことにより、液晶パネルに輝度分布が生
じてしまう。
製造プロセスによれば、ドーピング・マスク７０の形成
はマスク合わせによって位置決めされるので、マスクの
位置合せがずれると、ゲート電極５４端からドレイン電
極５７端までの距離ｄ1若しくはゲート電極５４端から
ソース電極５６端までの距離ｄ2、すなわちオフセット
長が変動する。その結果、ドレイン電極５７近傍の電界
が各薄膜トランジスタ毎に変動し、オン電流やオフ電流
のバラツキを生じさせるという問題点がある。特に、オ
ン電流の影響が顕著であり、例えば、液晶ディスプレイ
のスイッチング素子として上記薄膜トランジスタを使用
した場合、各薄膜トランジスタによる画素毎の書き込み
能力がばらつくことにより、液晶パネルに輝度分布が生
じてしまう。
【０００８】本発明は上記実情に鑑みてなされたもの
で、オフセット構造を有する薄膜トランジスタにおい
て、ゲート電極とドレイン電極との間及び、ゲート電極
とソース電極との間に、均一なオフセット長が得られる
薄膜トランジスタを提供することを目的とする。
で、オフセット構造を有する薄膜トランジスタにおい
て、ゲート電極とドレイン電極との間及び、ゲート電極
とソース電極との間に、均一なオフセット長が得られる
薄膜トランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
請求項１の薄膜トランジスタは、絶縁性基板上に半導体
層からなるソース及びドレイン電極，島状半導体層，ゲ
ート絶縁膜，ゲート電極を順次形成し、前記島状半導体
層中に、ソース及びドレイン電極のそれぞれ内側に位置
するオフセット領域、ゲート電極直下に位置するチャネ
ル領域を有する薄膜トランジスタにおいて、ソース及び
ドレイン電極部分の下層にそれぞれ遮光層を形成し、前
記オフセット領域のチャネル長方向の長さを、前記遮光
層端からソース，ドレイン電極端までの距離により規定
することを特徴としている。
請求項１の薄膜トランジスタは、絶縁性基板上に半導体
層からなるソース及びドレイン電極，島状半導体層，ゲ
ート絶縁膜，ゲート電極を順次形成し、前記島状半導体
層中に、ソース及びドレイン電極のそれぞれ内側に位置
するオフセット領域、ゲート電極直下に位置するチャネ
ル領域を有する薄膜トランジスタにおいて、ソース及び
ドレイン電極部分の下層にそれぞれ遮光層を形成し、前
記オフセット領域のチャネル長方向の長さを、前記遮光
層端からソース，ドレイン電極端までの距離により規定
することを特徴としている。
【００１０】請求項２の薄膜トランジスタの製造方法
は、次の各工程を具備することを特徴としている。第１
の工程として、絶縁性基板上に一対の遮光層を形成す
る。第２の工程として、該遮光層を覆う絶縁膜を形成す
る。第３の工程として、各遮光層上に位置する絶縁膜上
に前記遮光層より幅細となる半導体層を裏面露光による
レジストパターンで形成する。第４の工程として、該半
導体層に高濃度の不純物をドーピングしてソース電極，
ドレイン電極を形成する。第５の工程として、ソース電
極とドレイン電極間を覆うように島状半導体層を形成す
る。第６の工程として、該島状半導体層を覆うゲート絶
縁膜を形成する。第７の工程として、ゲート絶縁膜上に
ソース，ドレイン電極の端部間の距離より幅細のゲート
電極を裏面露光によるレジストパターンで形成し、ソー
ス，ドレイン電極の内側に位置する島状半導体層部分に
オフセット領域を形成する。更に請求項３の製造方法で
は、前記工程の後に第８の工程として、ゲート電極上よ
り低濃度の不純物をドーピングして前記オフセット領域
を高抵抗領域とする。
は、次の各工程を具備することを特徴としている。第１
の工程として、絶縁性基板上に一対の遮光層を形成す
る。第２の工程として、該遮光層を覆う絶縁膜を形成す
る。第３の工程として、各遮光層上に位置する絶縁膜上
に前記遮光層より幅細となる半導体層を裏面露光による
レジストパターンで形成する。第４の工程として、該半
導体層に高濃度の不純物をドーピングしてソース電極，
ドレイン電極を形成する。第５の工程として、ソース電
極とドレイン電極間を覆うように島状半導体層を形成す
る。第６の工程として、該島状半導体層を覆うゲート絶
縁膜を形成する。第７の工程として、ゲート絶縁膜上に
ソース，ドレイン電極の端部間の距離より幅細のゲート
電極を裏面露光によるレジストパターンで形成し、ソー
ス，ドレイン電極の内側に位置する島状半導体層部分に
オフセット領域を形成する。更に請求項３の製造方法で
は、前記工程の後に第８の工程として、ゲート電極上よ
り低濃度の不純物をドーピングして前記オフセット領域
を高抵抗領域とする。
【００１１】
【作用】本発明によれば、各遮光層上に位置する絶縁膜
上に、裏面露光によるレジストパターンを用いて半導体
層を形成し、この半導体層に高濃度の不純物をドーピン
グしてソース電極，ドレイン電極を形成する。裏面露光
の際、回折光等によりソース，ドレイン電極上のレジス
トパターン端は遮光層に対して内側に形成されるので、
半導体層は遮光層より幅細となる。レジストパターン端
と遮光層端との距離は、裏面露光条件によって制御可能
であり、また、大面積にわたって均一に形成することが
できる。その後、活性層となる島状半導体層，ゲート絶
縁膜を形成し、このゲート絶縁膜上に、裏面露光による
レジストパターンを用いてゲート電極を形成する。ゲー
ト電極の幅は、裏面露光条件を最適化することにより、
前記遮光層の間隔と一致させることができ、前記ソー
ス，ドレイン電極の端部間の距離より幅細のゲート電極
として、ゲート電極とソース，ドレイン電極間に均一な
オフセット長を有するオフセット領域を形成することが
できる。また、ゲート電極上より低濃度の不純物をドー
ピングすれば、ソース，ドレイン電極の内側に位置する
島状半導体層部分（前記オフセット領域）を、低濃度不
純物を含んだ高抵抗領域とすることができる。
上に、裏面露光によるレジストパターンを用いて半導体
層を形成し、この半導体層に高濃度の不純物をドーピン
グしてソース電極，ドレイン電極を形成する。裏面露光
の際、回折光等によりソース，ドレイン電極上のレジス
トパターン端は遮光層に対して内側に形成されるので、
半導体層は遮光層より幅細となる。レジストパターン端
と遮光層端との距離は、裏面露光条件によって制御可能
であり、また、大面積にわたって均一に形成することが
できる。その後、活性層となる島状半導体層，ゲート絶
縁膜を形成し、このゲート絶縁膜上に、裏面露光による
レジストパターンを用いてゲート電極を形成する。ゲー
ト電極の幅は、裏面露光条件を最適化することにより、
前記遮光層の間隔と一致させることができ、前記ソー
ス，ドレイン電極の端部間の距離より幅細のゲート電極
として、ゲート電極とソース，ドレイン電極間に均一な
オフセット長を有するオフセット領域を形成することが
できる。また、ゲート電極上より低濃度の不純物をドー
ピングすれば、ソース，ドレイン電極の内側に位置する
島状半導体層部分（前記オフセット領域）を、低濃度不
純物を含んだ高抵抗領域とすることができる。
【００１２】
【実施例】以下、本発明に係る薄膜トランジスタの一実
施例について図２を参照しながら説明する。絶縁性基板
１上に間隔を置いて配置された一対の遮光層２が形成さ
れている。遮光層２上には、これらを覆う絶縁膜３が着
膜され、遮光層２上に位置する絶縁膜３上には、前記遮
光層２より幅細のソース電極４，ドレイン電極５がそれ
ぞれ形成されている。このソース電極４及びドレイン電
極５は、絶縁膜３上に着膜された半導体膜を、その上部
に形成するレジストパターン（図示せず）をマスクとし
てエッチングした後、高濃度の不純物をドーピングする
ことにより形成する。ポジレジストを用いた裏面露光に
より前記レジストパターンを形成すれば、回折光等によ
り遮光層２端よりも片側において内側に距離ｄだけ幅細
となるようなレジストパターンとすることができ、遮光
層２より片側において距離ｄだけ幅細のソース電極４，
ドレイン電極５とすることができる。また、前記距離ｄ
は裏面露光条件（露光時間の調整）によって容易に制御
することができる。
施例について図２を参照しながら説明する。絶縁性基板
１上に間隔を置いて配置された一対の遮光層２が形成さ
れている。遮光層２上には、これらを覆う絶縁膜３が着
膜され、遮光層２上に位置する絶縁膜３上には、前記遮
光層２より幅細のソース電極４，ドレイン電極５がそれ
ぞれ形成されている。このソース電極４及びドレイン電
極５は、絶縁膜３上に着膜された半導体膜を、その上部
に形成するレジストパターン（図示せず）をマスクとし
てエッチングした後、高濃度の不純物をドーピングする
ことにより形成する。ポジレジストを用いた裏面露光に
より前記レジストパターンを形成すれば、回折光等によ
り遮光層２端よりも片側において内側に距離ｄだけ幅細
となるようなレジストパターンとすることができ、遮光
層２より片側において距離ｄだけ幅細のソース電極４，
ドレイン電極５とすることができる。また、前記距離ｄ
は裏面露光条件（露光時間の調整）によって容易に制御
することができる。
【００１３】ソース電極４及びドレイン電極５上には、
これらを覆うように島状半導体層６が形成されている。
島状半導体層６は、後述するゲート電極８直下に位置す
るチャネル領域６ａと、中濃度若しくは低濃度の不純物
をドーピング又はドーピングを行なわない高抵抗領域６
ｂとから構成されている。島状半導体層６上には、これ
を覆うようにゲート絶縁膜７が形成され、その上にゲー
ト電極８が形成されている。ゲート電極８は、ゲート絶
縁膜７上に着膜された導電性膜を、その上部に形成する
レジストパターン（図示せず）をマスクとしてエッチン
グして形成するが、レジストパターンをネガレジストを
用いた裏面露光により形成する際に、裏面露光条件を最
適化すれば、遮光層２同士の間隔ｌと同じ幅を有するゲ
ート電極８とすることができる。従って、ソース電極４
及びドレイン電極５の内側及び上部に高抵抗領域６ｂを
形成することができる。また、ゲート電極８をマスクと
して低濃度の不純物をドーピングすれば、島状半導体層
６のゲート電極８直下以外の部分を低濃度の不純物を含
む高抵抗領域６ｂとすることができる。従って、ソース
電極４及びドレイン電極５の内側に位置する島状半導体
層６部分に、高抵抗領域から構成されるオフセット領域
９を形成することができる。
これらを覆うように島状半導体層６が形成されている。
島状半導体層６は、後述するゲート電極８直下に位置す
るチャネル領域６ａと、中濃度若しくは低濃度の不純物
をドーピング又はドーピングを行なわない高抵抗領域６
ｂとから構成されている。島状半導体層６上には、これ
を覆うようにゲート絶縁膜７が形成され、その上にゲー
ト電極８が形成されている。ゲート電極８は、ゲート絶
縁膜７上に着膜された導電性膜を、その上部に形成する
レジストパターン（図示せず）をマスクとしてエッチン
グして形成するが、レジストパターンをネガレジストを
用いた裏面露光により形成する際に、裏面露光条件を最
適化すれば、遮光層２同士の間隔ｌと同じ幅を有するゲ
ート電極８とすることができる。従って、ソース電極４
及びドレイン電極５の内側及び上部に高抵抗領域６ｂを
形成することができる。また、ゲート電極８をマスクと
して低濃度の不純物をドーピングすれば、島状半導体層
６のゲート電極８直下以外の部分を低濃度の不純物を含
む高抵抗領域６ｂとすることができる。従って、ソース
電極４及びドレイン電極５の内側に位置する島状半導体
層６部分に、高抵抗領域から構成されるオフセット領域
９を形成することができる。
【００１４】上記構成によれば、オフセット領域９の幅
であるオフセット長ｄは、それぞれ裏面露光により形成
されたレジストパターンをマスクとしたエッチングによ
り形成されるソース電極４，ドレイン電極５及びゲート
電極８の端部位置により決まる。従って、裏面露光条件
を制御することにより前記各電極の端部位置を容易に調
整することができ、均一なオフセット長ｄを有するオフ
セット領域９を形成することができる。
であるオフセット長ｄは、それぞれ裏面露光により形成
されたレジストパターンをマスクとしたエッチングによ
り形成されるソース電極４，ドレイン電極５及びゲート
電極８の端部位置により決まる。従って、裏面露光条件
を制御することにより前記各電極の端部位置を容易に調
整することができ、均一なオフセット長ｄを有するオフ
セット領域９を形成することができる。
【００１５】上記薄膜トランジスタの具体的な製造方法
について、図１を参照しながら説明する。熱バッファ層
としてのＳｉＯ2膜１１が５０００オングストロームの
膜厚に着膜されたガラス基板１０上に、タンタル（Ｔ
ａ）膜を着膜した後に方形状にパターニングして一対の
遮光層１２を形成する。次に、ＬＰＣＶＤを用いてＳｉ
Ｏ2膜１３を着膜し、連続してpoly-Si膜１４を着膜した
後（第１図（ａ））、ポジレジストを塗布し遮光層２側
からの裏面露光を行なってレジストパターン１５を形成
する。この際、露光時間を調整すれば、レジストパター
ン１５の端は、回折光等により遮光層２端よりも片側に
おいて内側に距離ｄ（０．５μｍ〜２．０μｍ）だけ幅
細となるように形成することができる（第１図
（ｂ））。
について、図１を参照しながら説明する。熱バッファ層
としてのＳｉＯ2膜１１が５０００オングストロームの
膜厚に着膜されたガラス基板１０上に、タンタル（Ｔ
ａ）膜を着膜した後に方形状にパターニングして一対の
遮光層１２を形成する。次に、ＬＰＣＶＤを用いてＳｉ
Ｏ2膜１３を着膜し、連続してpoly-Si膜１４を着膜した
後（第１図（ａ））、ポジレジストを塗布し遮光層２側
からの裏面露光を行なってレジストパターン１５を形成
する。この際、露光時間を調整すれば、レジストパター
ン１５の端は、回折光等により遮光層２端よりも片側に
おいて内側に距離ｄ（０．５μｍ〜２．０μｍ）だけ幅
細となるように形成することができる（第１図
（ｂ））。
【００１６】poly-Si膜１４のエッチングを行なって半
導体層を形成し前記レジストパターン１５を除去し、上
方より高濃度のリンをイオン注入して遮光層２端よりも
片側において距離ｄだけ幅細となるよソース電極１６及
びドレイン電極１７を形成する。注入条件は、Ｐ+を用
い１１０ｋｅＶ，４．０×１０15（リン原子）／ｃｍ2
とした（第１図（ｃ））。
導体層を形成し前記レジストパターン１５を除去し、上
方より高濃度のリンをイオン注入して遮光層２端よりも
片側において距離ｄだけ幅細となるよソース電極１６及
びドレイン電極１７を形成する。注入条件は、Ｐ+を用
い１１０ｋｅＶ，４．０×１０15（リン原子）／ｃｍ2
とした（第１図（ｃ））。
【００１７】ソース電極１６及びドレイン電極１７を覆
うように全面にアモルファスシリコン（ａ−Ｓｉ）を１
０００オングストロームの膜厚に着膜した後、エキシマ
・レーザを用いたアニールにより前記ａ−Ｓｉを結晶化
してpoly-Si層を形成する。続いて、フォトリソエッチ
ング法による前記poly-Si層のパターニングを行ない島
状半導体層１８を形成する。次に、ＬＰＣＶＤ法により
ＳｉＯ2を１０００オングストロームの膜厚に着膜して
ゲート絶縁膜１９を形成した。ゲート絶縁膜１９の緻密
化アニールを行なった後、２０００オングストロームの
膜厚にＩＴＯ膜を着膜してゲート電極膜２０を形成す
る。
うように全面にアモルファスシリコン（ａ−Ｓｉ）を１
０００オングストロームの膜厚に着膜した後、エキシマ
・レーザを用いたアニールにより前記ａ−Ｓｉを結晶化
してpoly-Si層を形成する。続いて、フォトリソエッチ
ング法による前記poly-Si層のパターニングを行ない島
状半導体層１８を形成する。次に、ＬＰＣＶＤ法により
ＳｉＯ2を１０００オングストロームの膜厚に着膜して
ゲート絶縁膜１９を形成した。ゲート絶縁膜１９の緻密
化アニールを行なった後、２０００オングストロームの
膜厚にＩＴＯ膜を着膜してゲート電極膜２０を形成す
る。
【００１８】次に、ネガレジストの塗布し遮光層２側か
らの裏面露光を行なってレジストパターン２１を形成す
る。この際、露光時間を最適化すれば、遮光層２同士の
間隔ｌと同じ幅を有するレジストパターン２１とするこ
とができる（第１図（ｄ））。このレジストパターン２
１をマスクとして前記電極膜２０をエッチングし、遮光
層２同士の間隔ｌと同じ幅を有するゲート電極２２を形
成する。
らの裏面露光を行なってレジストパターン２１を形成す
る。この際、露光時間を最適化すれば、遮光層２同士の
間隔ｌと同じ幅を有するレジストパターン２１とするこ
とができる（第１図（ｄ））。このレジストパターン２
１をマスクとして前記電極膜２０をエッチングし、遮光
層２同士の間隔ｌと同じ幅を有するゲート電極２２を形
成する。
【００１９】レジストパターン２１を除去した後、ゲー
ト電極２２をドーピング・マスクとして上方より中濃度
のリンをイオン注入してゲート電極２２直下部分を除く
島状半導体層１８に高抵抗領域１８ｂを形成する。ドー
ピング・マスクのイオン入射方向の厚みを加速イオンの
飛程距離より大きくすることにより、ゲート電極２２直
下の島状半導体層１８には不純物が導入されないので、
この部分をチャネル領域１８ａとすることができる。注
入条件は、Ｐ+を用い１１０ｋｅＶ，５．０×１０
13（リン原子）／ｃｍ2とした。従って、ソース電極１
６及びドレイン電極１７の内側に位置する島状半導体層
１８部分に、高抵抗領域から構成されるオフセット長ｄ
のオフセット領域２３を形成することができる（第１図
（ｅ））。
ト電極２２をドーピング・マスクとして上方より中濃度
のリンをイオン注入してゲート電極２２直下部分を除く
島状半導体層１８に高抵抗領域１８ｂを形成する。ドー
ピング・マスクのイオン入射方向の厚みを加速イオンの
飛程距離より大きくすることにより、ゲート電極２２直
下の島状半導体層１８には不純物が導入されないので、
この部分をチャネル領域１８ａとすることができる。注
入条件は、Ｐ+を用い１１０ｋｅＶ，５．０×１０
13（リン原子）／ｃｍ2とした。従って、ソース電極１
６及びドレイン電極１７の内側に位置する島状半導体層
１８部分に、高抵抗領域から構成されるオフセット長ｄ
のオフセット領域２３を形成することができる（第１図
（ｅ））。
【００２０】更に、ドーパントの活性化アニールとし
て、窒素雰囲気中で３５０℃〜６００℃、１〜５時間の
アニールを行なう。その後、ゲート電極２２を保護する
ため、プラズマＣＶＤによりＳｉＯ2を１０００オング
ストロームの膜厚に堆積し（図示せず）、水素プラズマ
処理を３５０℃で２時間行なった。このとき、ゲート電
極２２，ゲート絶縁膜１９，poly-Si膜で形成された島
状半導体層１８に水素が拡散し、島状半導体層１８のＳ
ｉダングリング・ボンドを終端し、更に島状半導体層１
８とゲート絶縁膜１９との界面の界面準位を低減させ
る。層間絶縁膜としてプラズマＣＶＤ法により７０００
オングストロームの膜厚にＳｉＯ2膜を堆積し、コンタ
クト孔を形成した後にＡｌ−Ｃｕを１．２μｍの膜厚に
スパッタリング法で堆積し、これをパターニングして配
線電極を形成して薄膜トランジスタを形成する。
て、窒素雰囲気中で３５０℃〜６００℃、１〜５時間の
アニールを行なう。その後、ゲート電極２２を保護する
ため、プラズマＣＶＤによりＳｉＯ2を１０００オング
ストロームの膜厚に堆積し（図示せず）、水素プラズマ
処理を３５０℃で２時間行なった。このとき、ゲート電
極２２，ゲート絶縁膜１９，poly-Si膜で形成された島
状半導体層１８に水素が拡散し、島状半導体層１８のＳ
ｉダングリング・ボンドを終端し、更に島状半導体層１
８とゲート絶縁膜１９との界面の界面準位を低減させ
る。層間絶縁膜としてプラズマＣＶＤ法により７０００
オングストロームの膜厚にＳｉＯ2膜を堆積し、コンタ
クト孔を形成した後にＡｌ−Ｃｕを１．２μｍの膜厚に
スパッタリング法で堆積し、これをパターニングして配
線電極を形成して薄膜トランジスタを形成する。
【００２１】上記実施例では、レジストパターン２１を
除去した後、ゲート電極２２をドーピング・マスクとし
て上方より中濃度のリンをイオン注入して高抵抗領域１
８ｂを形成したが、不純物のドーピングを行なわず高抵
抗領域１８ｂとチャネル領域１８ａとを同等の抵抗値を
有するようにしてもよい。また、高抵抗領域１８ｂに低
濃度のリンをイオン注入してもよいことは勿論である。
除去した後、ゲート電極２２をドーピング・マスクとし
て上方より中濃度のリンをイオン注入して高抵抗領域１
８ｂを形成したが、不純物のドーピングを行なわず高抵
抗領域１８ｂとチャネル領域１８ａとを同等の抵抗値を
有するようにしてもよい。また、高抵抗領域１８ｂに低
濃度のリンをイオン注入してもよいことは勿論である。
【００２２】
【発明の効果】本発明によれば、オフセット領域の幅
は、それぞれ裏面露光により形成されたレジストパター
ンをマスクとしたエッチングにより形成されるソース，
ドレイン電極及びゲート電極の端部位置により規定され
るので、裏面露光条件を制御することにより前記位置を
容易に調整することができ、簡易な製造工程でオフセッ
ト領域におけるオフセット長を均一化させることができ
る。
は、それぞれ裏面露光により形成されたレジストパター
ンをマスクとしたエッチングにより形成されるソース，
ドレイン電極及びゲート電極の端部位置により規定され
るので、裏面露光条件を制御することにより前記位置を
容易に調整することができ、簡易な製造工程でオフセッ
ト領域におけるオフセット長を均一化させることができ
る。
【図１】 （ａ）ないし（ｅ）は本発明方法の一実施例
による薄膜トランジスタの製造工程を示す断面説明図で
ある。
による薄膜トランジスタの製造工程を示す断面説明図で
ある。
【図２】 本発明の一実施例を示す薄膜トランジスタの
断面説明図である。
断面説明図である。
【図３】 （ａ）ないし（ｅ）は従来の薄膜トランジス
タの製造工程を示す断面説明図である。
タの製造工程を示す断面説明図である。
【図４】 薄膜トランジスタの構造を示す断面説明図で
ある。
ある。
１０…ガラス基板、 １２…遮光層、 １３…ＳｉＯ2
膜、 １４…poly-Si膜、 １５…レジストパターン、
１６…ソース電極、 １７…ドレイン電極、１８…島
状半導体層、 １８ａ…チャネル領域、 １８ｂ…高抵
抗領域、 １９…ゲート絶縁膜、 ２０…電極膜、 ２
１…レジストパターン、 ２２…ゲート電極、 ２３…
オフセット領域
膜、 １４…poly-Si膜、 １５…レジストパターン、
１６…ソース電極、 １７…ドレイン電極、１８…島
状半導体層、 １８ａ…チャネル領域、 １８ｂ…高抵
抗領域、 １９…ゲート絶縁膜、 ２０…電極膜、 ２
１…レジストパターン、 ２２…ゲート電極、 ２３…
オフセット領域
Claims (3)
- 【請求項１】 絶縁性基板上に半導体層からなるソース
及びドレイン電極，島状半導体層，ゲート絶縁膜，ゲー
ト電極を順次形成し、前記島状半導体層中に、ソース及
びドレイン電極のそれぞれ内側に位置するオフセット領
域、ゲート電極直下に位置するチャネル領域を有する薄
膜トランジスタにおいて、ソース及びドレイン電極部分
の下層にそれぞれ遮光層を形成し、前記オフセット領域
のチャネル長方向の長さを、前記遮光層端からソース，
ドレイン電極端までの距離により規定することを特徴と
する薄膜トランジスタ。 - 【請求項２】 絶縁性基板上に一対の遮光層を形成する
工程と、該遮光層を覆う絶縁膜を形成する工程と、各遮
光層上に位置する絶縁膜上に前記遮光層より幅細となる
半導体層を裏面露光によるレジストパターンで形成する
工程と、該半導体層に高濃度の不純物をドーピングして
ソース電極，ドレイン電極を形成する工程と、ソース電
極とドレイン電極間を覆うように島状半導体層を形成す
る工程と、該島状半導体層を覆うゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にソース，ドレイン電極の端
部間の距離より幅細のゲート電極を裏面露光によるレジ
ストパターンで形成してソース，ドレイン電極の内側に
位置する島状半導体層部分にオフセット領域を形成する
工程と、を具備することを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項３】 絶縁性基板上に一対の遮光層を形成する
工程と、該遮光層を覆う絶縁膜を形成する工程と、各遮
光層上に位置する絶縁膜上に前記遮光層より幅細となる
半導体層を裏面露光によるレジストパターンで形成する
工程と、該半導体層に高濃度の不純物をドーピングして
ソース電極，ドレイン電極を形成する工程と、ソース電
極とドレイン電極間を覆うように島状半導体層を形成す
る工程と、該島状半導体層を覆うゲート絶縁膜を形成す
る工程と、ゲート絶縁膜上にソース，ドレイン電極の端
部間の距離より幅細のゲート電極を裏面露光によるレジ
ストパターンで形成する工程と、ゲート電極上より低濃
度の不純物をドーピングしてソース，ドレイン電極の内
側に位置する島状半導体層部分に高抵抗領域となるオフ
セット領域を形成する工程と、を具備することを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05321193A JP3175390B2 (ja) | 1993-02-19 | 1993-02-19 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05321193A JP3175390B2 (ja) | 1993-02-19 | 1993-02-19 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244199A JPH06244199A (ja) | 1994-09-02 |
| JP3175390B2 true JP3175390B2 (ja) | 2001-06-11 |
Family
ID=12936515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05321193A Expired - Fee Related JP3175390B2 (ja) | 1993-02-19 | 1993-02-19 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101435870B (zh) * | 2007-11-12 | 2012-06-13 | 电装波动株式会社 | 测量目标方位和距离的激光雷达设备 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9919913D0 (en) * | 1999-08-24 | 1999-10-27 | Koninkl Philips Electronics Nv | Thin-film transistors and method for producing the same |
| JP5874804B2 (ja) * | 2010-02-15 | 2016-03-02 | Ｎｌｔテクノロジー株式会社 | 薄膜トランジスタ、その製造方法、及び表示装置並びに電子機器 |
| CN109427569B (zh) * | 2017-08-21 | 2022-07-15 | 中国科学院物理研究所 | 薄膜晶体管和场效应二极管的制备方法 |
-
1993
- 1993-02-19 JP JP05321193A patent/JP3175390B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101435870B (zh) * | 2007-11-12 | 2012-06-13 | 电装波动株式会社 | 测量目标方位和距离的激光雷达设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06244199A (ja) | 1994-09-02 |
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|---|---|---|---|
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