JP3141656B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、リーク電流を低減させ
る構造を有する薄膜半導体装置の製造方法に関し、特
に、Lightly Doped Drain (LDD)構造の薄膜半導体装置
において、オフセット幅の均一性の向上を図る方法に関
する。
る構造を有する薄膜半導体装置の製造方法に関し、特
に、Lightly Doped Drain (LDD)構造の薄膜半導体装置
において、オフセット幅の均一性の向上を図る方法に関
する。
【０００２】
【従来の技術】絶縁性基板上に半導体薄膜を形成し、半
導体薄膜中に薄膜半導体装置、特に、薄膜トランジスタ
（以下、ＴＦＴという）回路を形成する場合、ＴＦＴの
作製プロセスを６００℃以下に抑えつつ、ＴＦＴ性能を
高移動度及び低オフ電流とすることが望まれている。こ
れは、ＴＦＴを使用した画像入出力装置における駆動回
路の高駆動能力の確保、及びゲート・ターンオフ時のオ
フ特性確保のためである。また、安価なガラス基板を絶
縁性基板に用いた場合、熱歪みの発生を防止するための
プロセス温度は、５００℃程度が限界であるとされてい
る。
導体薄膜中に薄膜半導体装置、特に、薄膜トランジスタ
（以下、ＴＦＴという）回路を形成する場合、ＴＦＴの
作製プロセスを６００℃以下に抑えつつ、ＴＦＴ性能を
高移動度及び低オフ電流とすることが望まれている。こ
れは、ＴＦＴを使用した画像入出力装置における駆動回
路の高駆動能力の確保、及びゲート・ターンオフ時のオ
フ特性確保のためである。また、安価なガラス基板を絶
縁性基板に用いた場合、熱歪みの発生を防止するための
プロセス温度は、５００℃程度が限界であるとされてい
る。
【０００３】ＴＦＴの特性において、高移動度化を図る
ためには、ａ−Ｓｉをレーザを用いた瞬間加熱により溶
融結晶化したpoly-Si薄膜が半導体薄膜として適してい
ることが提案されている(ＩＥＥＥ Electron Devices
Letters vol.EDL-7 no.5,pp.276〜278(1986))。一方、
オフ電流に関しては、poly-Si薄膜は膜中に多数の粒界
が存在し、粒界に存在する電気的トラップを介してキャ
リアの電界放出により、オフ電流が大きくなり実用上問
題があった。その対策としては、ソース領域、ドレイン
領域とゲート電極間に低濃度拡散領域を有するＬＤＤ構
造が有効であることが知られている。
ためには、ａ−Ｓｉをレーザを用いた瞬間加熱により溶
融結晶化したpoly-Si薄膜が半導体薄膜として適してい
ることが提案されている(ＩＥＥＥ Electron Devices
Letters vol.EDL-7 no.5,pp.276〜278(1986))。一方、
オフ電流に関しては、poly-Si薄膜は膜中に多数の粒界
が存在し、粒界に存在する電気的トラップを介してキャ
リアの電界放出により、オフ電流が大きくなり実用上問
題があった。その対策としては、ソース領域、ドレイン
領域とゲート電極間に低濃度拡散領域を有するＬＤＤ構
造が有効であることが知られている。
【０００４】例えば、特公平３−３８７５５に示される
ＬＤＤ構造の薄膜半導体装置について、図３を参照しな
がらその製造方法について説明する。ガラス等の絶縁性
基板３１上にpoly-Si薄膜から成る島状の半導体活性層
３２を形成する。半導体活性層３２上にＳｉＯ2 等から
成るゲート絶縁膜３３を堆積し、ゲート絶縁膜３３上に
形成したフォトレジストパターン３４の上方からリン等
の不純物を注入してソース領域３５及びドレイン領域３
６を形成する。フォトレジストパターン３４を除去した
後、ゲート絶縁膜３３上にpoly-Si薄膜等から成るゲー
ト電極３７を形成し、再度不純物を導入する。この時の
不純物量をソース領域３５及びドレイン領域３６の形成
時より少なくすることにより、ソース領域３５、ドレイ
ン領域３６とゲート電極３７の下層の半導体活性層３２
間にそれぞれ低濃度領域となるＬＤＤ領域３８が形成さ
れる。その後、層間絶縁膜、配線金属を順次積層及びパ
ターニングしてＬＤＤ構造のＴＦＴが完成する。
ＬＤＤ構造の薄膜半導体装置について、図３を参照しな
がらその製造方法について説明する。ガラス等の絶縁性
基板３１上にpoly-Si薄膜から成る島状の半導体活性層
３２を形成する。半導体活性層３２上にＳｉＯ2 等から
成るゲート絶縁膜３３を堆積し、ゲート絶縁膜３３上に
形成したフォトレジストパターン３４の上方からリン等
の不純物を注入してソース領域３５及びドレイン領域３
６を形成する。フォトレジストパターン３４を除去した
後、ゲート絶縁膜３３上にpoly-Si薄膜等から成るゲー
ト電極３７を形成し、再度不純物を導入する。この時の
不純物量をソース領域３５及びドレイン領域３６の形成
時より少なくすることにより、ソース領域３５、ドレイ
ン領域３６とゲート電極３７の下層の半導体活性層３２
間にそれぞれ低濃度領域となるＬＤＤ領域３８が形成さ
れる。その後、層間絶縁膜、配線金属を順次積層及びパ
ターニングしてＬＤＤ構造のＴＦＴが完成する。
【０００５】
【発明が解決しようとする問題点】上記のような製造方
法によると、レジストパターン３４とゲート電極３７の
エッジ間がＬＤＤ領域３８に相当するので、このＬＤＤ
領域３８はレジストパターン３４形成時におけるフォト
リソグラフィーによるフォトレジストの加工精度により
決められる。しかしながら、ＬＤＤ領域３８の最適幅が
約１．０〜３．０μｍであるのに対し、絶縁性基板３１
としてガラス基板を用いると、その伸縮によりフォトリ
ソグラフィーのアライメント精度は約２．０μｍ程度と
大きいので、ＬＤＤ領域３８の幅のばらつきも大きくな
り、ＴＦＴの特性にばらつきが生じる。
法によると、レジストパターン３４とゲート電極３７の
エッジ間がＬＤＤ領域３８に相当するので、このＬＤＤ
領域３８はレジストパターン３４形成時におけるフォト
リソグラフィーによるフォトレジストの加工精度により
決められる。しかしながら、ＬＤＤ領域３８の最適幅が
約１．０〜３．０μｍであるのに対し、絶縁性基板３１
としてガラス基板を用いると、その伸縮によりフォトリ
ソグラフィーのアライメント精度は約２．０μｍ程度と
大きいので、ＬＤＤ領域３８の幅のばらつきも大きくな
り、ＴＦＴの特性にばらつきが生じる。
【０００６】本発明は上記実情に鑑みてなされたもの
で、ＬＤＤ構造の薄膜半導体装置の製造方法において、
ＬＤＤ領域幅、すなわちオフセット幅の均一性の向上を
図ることができる製造方法を提供することを目的とす
る。
で、ＬＤＤ構造の薄膜半導体装置の製造方法において、
ＬＤＤ領域幅、すなわちオフセット幅の均一性の向上を
図ることができる製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記従来例の問題点を解
決するため本発明は、絶縁性基板上に島状半導体層及び
ゲート絶縁膜を形成し、該島状半導体層に形成されたソ
ース領域とドレイン領域に隣接して、該ソース領域とド
レイン領域と同一導電型の低濃度拡散領域を有する薄膜
半導体装置の製造方法において、次の各工程を具備する
ことを特徴としている。第１のエッチング工程として、
ゲート絶縁膜上に形成されるゲート電極上にチャネリン
グ防止膜を積層し、前記チャネリング防止膜をゲート電
極幅に対して自己整合的に細くなるように加工する。不
純物導入工程として、ゲート電極及びチャネリング防止
膜の上方より一度の不純物の導入により、島状半導体層
にソース電極、ドレイン電極及び低濃度拡散領域を形成
する。第２のエッチング工程として、前記チャネリング
防止膜と同一幅にゲート電極を加工する。
決するため本発明は、絶縁性基板上に島状半導体層及び
ゲート絶縁膜を形成し、該島状半導体層に形成されたソ
ース領域とドレイン領域に隣接して、該ソース領域とド
レイン領域と同一導電型の低濃度拡散領域を有する薄膜
半導体装置の製造方法において、次の各工程を具備する
ことを特徴としている。第１のエッチング工程として、
ゲート絶縁膜上に形成されるゲート電極上にチャネリン
グ防止膜を積層し、前記チャネリング防止膜をゲート電
極幅に対して自己整合的に細くなるように加工する。不
純物導入工程として、ゲート電極及びチャネリング防止
膜の上方より一度の不純物の導入により、島状半導体層
にソース電極、ドレイン電極及び低濃度拡散領域を形成
する。第２のエッチング工程として、前記チャネリング
防止膜と同一幅にゲート電極を加工する。
【０００８】
【作用】本発明方法によれば、チャネリング防止膜をゲ
ート電極幅に対して自己整合的に細くなるように加工
し、ゲート電極が露出される領域を形成する。その後に
不純物の注入を行なうので、島状半導体層へは、ゲート
絶縁膜を介する経路と、ゲート絶縁膜及び露出されたゲ
ート電極を介する経路とから不純物が注入される。ゲー
ト絶縁膜及びゲート電極を介して島状半導体層へ不純物
が注入された部分は、ゲート絶縁膜のみを介して島状半
導体層へ不純物が注入された部分より低濃度となる。島
状半導体層における前記低濃度拡散部分はＬＤＤ領域と
なり、その幅はチャネリング防止膜のサイドエッチング
量で規定されるので、均一化することができる。
ート電極幅に対して自己整合的に細くなるように加工
し、ゲート電極が露出される領域を形成する。その後に
不純物の注入を行なうので、島状半導体層へは、ゲート
絶縁膜を介する経路と、ゲート絶縁膜及び露出されたゲ
ート電極を介する経路とから不純物が注入される。ゲー
ト絶縁膜及びゲート電極を介して島状半導体層へ不純物
が注入された部分は、ゲート絶縁膜のみを介して島状半
導体層へ不純物が注入された部分より低濃度となる。島
状半導体層における前記低濃度拡散部分はＬＤＤ領域と
なり、その幅はチャネリング防止膜のサイドエッチング
量で規定されるので、均一化することができる。
【０００９】
【実施例】本発明方法による薄膜半導体装置の製造プロ
セスの一実施例について、図１（ａ）ないし（ｆ）を参
照しながら説明する。透明絶縁性基板１１上にpoly-Si
を着膜し所望の形状にパターニングして島状半導体層１
２を形成する（図１（ａ））。島状半導体層１２を覆う
ようにＳｉＯ2 を着膜してゲート絶縁膜１３を形成する
（図１（ｂ））。続いて、Ｍｏを着膜した後にパターニ
ングし、前記島状半導体層１２の中央に位置するゲート
電極１４′を形成し、更にＳｉＮｘを着膜して絶縁層１
５′を形成する（図１（ｃ））。
セスの一実施例について、図１（ａ）ないし（ｆ）を参
照しながら説明する。透明絶縁性基板１１上にpoly-Si
を着膜し所望の形状にパターニングして島状半導体層１
２を形成する（図１（ａ））。島状半導体層１２を覆う
ようにＳｉＯ2 を着膜してゲート絶縁膜１３を形成する
（図１（ｂ））。続いて、Ｍｏを着膜した後にパターニ
ングし、前記島状半導体層１２の中央に位置するゲート
電極１４′を形成し、更にＳｉＮｘを着膜して絶縁層１
５′を形成する（図１（ｃ））。
【００１０】絶縁層１５′上にフォトレジストを塗布
し、裏面露光法を用いて前記フォトレジストをパターニ
ングし、ゲート電極１４′に対して自己整合的となるレ
ジストパターン１６を形成する。次に、レジストパター
ン１６をマスクとして絶縁層１５′をドライエッチング
してチャネリング防止膜１５を形成することにより、チ
ャネリング防止膜１５の幅をゲート電極１４′幅に対し
て自己整合的に細くなるように加工する。この際に、オ
ーバエッチングによるサイドエッチング量を制御するこ
とにより、ゲート電極１４′の側端部表面が所望幅分だ
け露出する（図１（ｄ））。
し、裏面露光法を用いて前記フォトレジストをパターニ
ングし、ゲート電極１４′に対して自己整合的となるレ
ジストパターン１６を形成する。次に、レジストパター
ン１６をマスクとして絶縁層１５′をドライエッチング
してチャネリング防止膜１５を形成することにより、チ
ャネリング防止膜１５の幅をゲート電極１４′幅に対し
て自己整合的に細くなるように加工する。この際に、オ
ーバエッチングによるサイドエッチング量を制御するこ
とにより、ゲート電極１４′の側端部表面が所望幅分だ
け露出する（図１（ｄ））。
【００１１】レジストパターン１６を除去した後、島状
半導体層１２にソース領域１７及びドレイン領域１８を
形成するため、上方よりリン等のイオン注入を行なう。
イオンインプラの条件は、Ｐ+ ，１１０ｋｅＶ，２×１
０15 ions／cm2 とした。この際、ゲート電極１４′で
被覆されない島状半導体層１２部分については、ゲート
絶縁層１３を介してイオンが注入されてソース領域１７
及びドレイン領域１８が形成される。また、ゲート電極
１４′で被覆された島状半導体層１２部分のうち、チャ
ネル防止膜１５で被覆されない部分については、チャネ
リングによりゲート電極１４′及びゲート絶縁層１３を
イオンが突き抜けるため低濃度なイオンが注入され、前
記ソース領域１７及びドレイン領域１８の内側にソース
領域及びドレイン領域より低濃度拡散領域となるＬＤＤ
領域１９が形成される（図１（ｅ））。
半導体層１２にソース領域１７及びドレイン領域１８を
形成するため、上方よりリン等のイオン注入を行なう。
イオンインプラの条件は、Ｐ+ ，１１０ｋｅＶ，２×１
０15 ions／cm2 とした。この際、ゲート電極１４′で
被覆されない島状半導体層１２部分については、ゲート
絶縁層１３を介してイオンが注入されてソース領域１７
及びドレイン領域１８が形成される。また、ゲート電極
１４′で被覆された島状半導体層１２部分のうち、チャ
ネル防止膜１５で被覆されない部分については、チャネ
リングによりゲート電極１４′及びゲート絶縁層１３を
イオンが突き抜けるため低濃度なイオンが注入され、前
記ソース領域１７及びドレイン領域１８の内側にソース
領域及びドレイン領域より低濃度拡散領域となるＬＤＤ
領域１９が形成される（図１（ｅ））。
【００１２】次に、チャネリング防止膜１５をマスクと
してゲート電極１４′をＨＮＯ3 系エッチャントで再度
パターニングしてゲート電極１４とする（図１
（ｆ））。その後、層間絶縁膜、配線金属を順次積層及
びパターニングしてＬＤＤ構造のＴＦＴが完成する。ゲ
ート電極１４の形成後のゲート電極１４の表面は、チャ
ネリング防止膜１５で被覆されているので、プロセスに
おいて熱等によるゲート電極表面の酸化を防ぐことがで
き、配線金属とのコンタクト抵抗の低減を図ることがで
きる。
してゲート電極１４′をＨＮＯ3 系エッチャントで再度
パターニングしてゲート電極１４とする（図１
（ｆ））。その後、層間絶縁膜、配線金属を順次積層及
びパターニングしてＬＤＤ構造のＴＦＴが完成する。ゲ
ート電極１４の形成後のゲート電極１４の表面は、チャ
ネリング防止膜１５で被覆されているので、プロセスに
おいて熱等によるゲート電極表面の酸化を防ぐことがで
き、配線金属とのコンタクト抵抗の低減を図ることがで
きる。
【００１３】上記製造方法によれば、ゲート電極１４′
に対して自己整合的にレジストパターン１６を形成する
工程において、裏面露光を用いるので、ゲート電極１
４′端に対するレジストパターン１６端の位置を精度良
く制御することができる。また、ゲート電極１４′（Ｍ
ｏ）上に形成されるＳｉＮｘから成る絶縁層１５′をパ
ターニングしてチャネリング防止膜１５を形成する際
に、ＳｉＮｘとＭｏのエッチング選択比の高い条件でＣ
ＤＥ等の等方性エッチングを行なえばサイドエッチング
量を制御可能となり、チャネリング防止膜１５の幅を、
ゲート電極１４′幅に対して均一性良く形成でき、結果
としてＬＤＤ領域１９の幅を均一化することができる。
に対して自己整合的にレジストパターン１６を形成する
工程において、裏面露光を用いるので、ゲート電極１
４′端に対するレジストパターン１６端の位置を精度良
く制御することができる。また、ゲート電極１４′（Ｍ
ｏ）上に形成されるＳｉＮｘから成る絶縁層１５′をパ
ターニングしてチャネリング防止膜１５を形成する際
に、ＳｉＮｘとＭｏのエッチング選択比の高い条件でＣ
ＤＥ等の等方性エッチングを行なえばサイドエッチング
量を制御可能となり、チャネリング防止膜１５の幅を、
ゲート電極１４′幅に対して均一性良く形成でき、結果
としてＬＤＤ領域１９の幅を均一化することができる。
【００１４】図２（ａ）ないし（ｆ）は、本発明方法に
よる薄膜半導体装置の製造プロセスの他の実施例を示す
ものである。透明絶縁性基板２１上にpoly-Siを着膜し
所望の形状にパターニングして島状半導体層２２を形成
する（図２（ａ））。島状半導体層２２を覆うようにＳ
ｉＯ2 を着膜してゲート絶縁膜２３を形成する（図２
（ｂ））。続いて、Ｍｏ及びＳｉＮｘを順次着膜してゲ
ート電極層２４″及び絶縁層２５′を形成し（図２
（ｃ））、更に、絶縁層２５′上にフォトレジストを塗
布し、前記フォトレジストを所望の形状にパターニング
してレジストパターン２６を形成する。
よる薄膜半導体装置の製造プロセスの他の実施例を示す
ものである。透明絶縁性基板２１上にpoly-Siを着膜し
所望の形状にパターニングして島状半導体層２２を形成
する（図２（ａ））。島状半導体層２２を覆うようにＳ
ｉＯ2 を着膜してゲート絶縁膜２３を形成する（図２
（ｂ））。続いて、Ｍｏ及びＳｉＮｘを順次着膜してゲ
ート電極層２４″及び絶縁層２５′を形成し（図２
（ｃ））、更に、絶縁層２５′上にフォトレジストを塗
布し、前記フォトレジストを所望の形状にパターニング
してレジストパターン２６を形成する。
【００１５】次に、前記レジストパターン２６をマスク
としてゲート電極層２４″及び絶縁層２５′をエッチン
グしてゲート電極２４′及びチャネリング防止膜２５を
形成する。このパターニングにはドライエッチングを用
いるが、Ｍｏに対してＳｉＮｘのエッチングレートが速
くなるように条件を設定することにより、ＳｉＮｘ／Ｍ
ｏから成る柱状構造の積層膜の側面はテーパ状となる。
すなわち、チャネリング防止膜２５の幅は、ゲート電極
２４′幅に対して自己整合的に細くなるように加工され
る。この際に、エッチングレートを調整することによ
り、テーパ面の傾きが制御でき、ゲート電極２４′の側
端部表面が所望幅分だけ露出する（図２（ｄ））。
としてゲート電極層２４″及び絶縁層２５′をエッチン
グしてゲート電極２４′及びチャネリング防止膜２５を
形成する。このパターニングにはドライエッチングを用
いるが、Ｍｏに対してＳｉＮｘのエッチングレートが速
くなるように条件を設定することにより、ＳｉＮｘ／Ｍ
ｏから成る柱状構造の積層膜の側面はテーパ状となる。
すなわち、チャネリング防止膜２５の幅は、ゲート電極
２４′幅に対して自己整合的に細くなるように加工され
る。この際に、エッチングレートを調整することによ
り、テーパ面の傾きが制御でき、ゲート電極２４′の側
端部表面が所望幅分だけ露出する（図２（ｄ））。
【００１６】レジストパターン２６を除去した後、島状
半導体層２２にソース領域２７及びドレイン領域２８を
形成するため、上方よりリン等のイオン注入を行なう。
イオンインプラの条件は、Ｐ+ ，１１０ｋｅＶ，２×１
０15 ions／cm2 とした。この際、ゲート電極２４′で
被覆されない島状半導体層２２部分については、ゲート
絶縁層２３を介してイオンが注入されてソース領域２７
及びドレイン領域２８が形成される。また、ゲート電極
２４′で被覆された島状半導体層２２部分のうち、チャ
ネル防止膜２５で被覆されない部分（テーパ面が露出さ
れている部分）については、チャネリングによりゲート
電極２４′及びゲート絶縁層２３をイオンが突き抜ける
ため低濃度なイオンが注入され、前記ソース領域２７及
びドレイン領域２８の内側にソース領域及びドレイン領
域より低濃度拡散領域となるＬＤＤ領域２９が形成され
る（図２（ｅ））。
半導体層２２にソース領域２７及びドレイン領域２８を
形成するため、上方よりリン等のイオン注入を行なう。
イオンインプラの条件は、Ｐ+ ，１１０ｋｅＶ，２×１
０15 ions／cm2 とした。この際、ゲート電極２４′で
被覆されない島状半導体層２２部分については、ゲート
絶縁層２３を介してイオンが注入されてソース領域２７
及びドレイン領域２８が形成される。また、ゲート電極
２４′で被覆された島状半導体層２２部分のうち、チャ
ネル防止膜２５で被覆されない部分（テーパ面が露出さ
れている部分）については、チャネリングによりゲート
電極２４′及びゲート絶縁層２３をイオンが突き抜ける
ため低濃度なイオンが注入され、前記ソース領域２７及
びドレイン領域２８の内側にソース領域及びドレイン領
域より低濃度拡散領域となるＬＤＤ領域２９が形成され
る（図２（ｅ））。
【００１７】次に、チャネリング防止膜２５をマスクと
してゲート電極２４′をＨＮＯ3 系エッチャントで再度
パターニングしてゲート電極２４とする（図２
（ｆ））。その後、層間絶縁膜、配線金属を順次積層及
びパターニングしてＬＤＤ構造のＴＦＴが完成する。ゲ
ート電極２４の形成後のゲート電極２４の表面は、チャ
ネリング防止膜２５で被覆されているので、プロセスに
おいて熱等によるゲート電極表面の酸化を防ぐことがで
き、配線金属とのコンタクト抵抗の低減を図ることがで
きる。
してゲート電極２４′をＨＮＯ3 系エッチャントで再度
パターニングしてゲート電極２４とする（図２
（ｆ））。その後、層間絶縁膜、配線金属を順次積層及
びパターニングしてＬＤＤ構造のＴＦＴが完成する。ゲ
ート電極２４の形成後のゲート電極２４の表面は、チャ
ネリング防止膜２５で被覆されているので、プロセスに
おいて熱等によるゲート電極表面の酸化を防ぐことがで
き、配線金属とのコンタクト抵抗の低減を図ることがで
きる。
【００１８】上記製造方法によれば、ゲート電極層２
４″（Ｍｏ）及びＳｉＮｘから成る絶縁層２５′をドラ
イエッチングによりパターニングしてゲート電極２４′
及びチャネリング防止膜２５を形成する際に、Ｍｏに対
してＳｉＮｘのエッチングレートを速い条件とすること
により、テーパ面の露出面積を制御可能となり、チャネ
リング防止膜２５の幅を、ゲート電極２４′幅に対して
均一性良く形成でき、結果としてＬＤＤ領域２９の幅を
均一化することができる。
４″（Ｍｏ）及びＳｉＮｘから成る絶縁層２５′をドラ
イエッチングによりパターニングしてゲート電極２４′
及びチャネリング防止膜２５を形成する際に、Ｍｏに対
してＳｉＮｘのエッチングレートを速い条件とすること
により、テーパ面の露出面積を制御可能となり、チャネ
リング防止膜２５の幅を、ゲート電極２４′幅に対して
均一性良く形成でき、結果としてＬＤＤ領域２９の幅を
均一化することができる。
【００１９】上記した各実施例によれば、ＬＤＤ領域１
９（２９）幅に相当するゲート電極１４′の露出部分
（ゲート電極２４′のテーパ面）を、ゲート電極１４
（２４′）に対して自己整合的に細くして形成するの
で、前記露出部分の幅を均一化することができ、その結
果、ＬＤＤ領域１９（２９）の幅を均一化することがで
きる。また、ＬＤＤ領域１９（２９）形成用の不純物注
入工程を特に設けることなく、一度の不純物の注入によ
り、ソース領域１７（２７）、ドレイン領域１８（２
８）及びＬＤＤ領域１９（２９）を同時に形成可能する
ことができ、従来例に比較して製造工程の簡略化及びコ
ストの軽減を図ることができる。
９（２９）幅に相当するゲート電極１４′の露出部分
（ゲート電極２４′のテーパ面）を、ゲート電極１４
（２４′）に対して自己整合的に細くして形成するの
で、前記露出部分の幅を均一化することができ、その結
果、ＬＤＤ領域１９（２９）の幅を均一化することがで
きる。また、ＬＤＤ領域１９（２９）形成用の不純物注
入工程を特に設けることなく、一度の不純物の注入によ
り、ソース領域１７（２７）、ドレイン領域１８（２
８）及びＬＤＤ領域１９（２９）を同時に形成可能する
ことができ、従来例に比較して製造工程の簡略化及びコ
ストの軽減を図ることができる。
【００２０】
【発明の効果】本発明方法によれば、チャネリング防止
膜をゲート電極幅に対してエッチングにより自己整合的
に細くなるように加工し、ゲート電極が露出される領域
を形成し、その後に不純物の注入を行なうので、前記ゲ
ート電極が露出される領域がＬＤＤ領域（低濃度拡散領
域）幅に相当するようになる。従って、チャネル防止膜
のサイドエッチング量によりＬＤＤ幅が規定されるの
で、アライメント精度の影響を受けることなくＬＤＤ領
域の幅を均一化し、薄膜半導体装置の特性の均一化を図
ることができる。
膜をゲート電極幅に対してエッチングにより自己整合的
に細くなるように加工し、ゲート電極が露出される領域
を形成し、その後に不純物の注入を行なうので、前記ゲ
ート電極が露出される領域がＬＤＤ領域（低濃度拡散領
域）幅に相当するようになる。従って、チャネル防止膜
のサイドエッチング量によりＬＤＤ幅が規定されるの
で、アライメント精度の影響を受けることなくＬＤＤ領
域の幅を均一化し、薄膜半導体装置の特性の均一化を図
ることができる。
【００２１】また、一度の不純物の注入により、ソース
領域、ドレイン領域及びＬＤＤ領域を形成可能としてい
るので、製造工程の簡略化を図ることができる。更に、
ゲート電極の表面をチャネリング防止膜で被覆したの
で、その後のプロセスにおいてゲート電極表面の酸化を
防ぐことができる。
領域、ドレイン領域及びＬＤＤ領域を形成可能としてい
るので、製造工程の簡略化を図ることができる。更に、
ゲート電極の表面をチャネリング防止膜で被覆したの
で、その後のプロセスにおいてゲート電極表面の酸化を
防ぐことができる。
【図１】 （ａ）ないし（ｆ）は、本発明方法によるＴ
ＦＴの製造工程の一実施例を示す断面説明図である。
ＦＴの製造工程の一実施例を示す断面説明図である。
【図２】 （ａ）ないし（ｆ）は、本発明方法によるＴ
ＦＴの製造工程の他の実施例を示す断面説明図である。
ＦＴの製造工程の他の実施例を示す断面説明図である。
【図３】 （ａ）ないし（ｅ）は、従来方法によるＴＦ
Ｔの製造工程を示す断面説明図である。
Ｔの製造工程を示す断面説明図である。
１１…絶縁性基板、 １２…島状半導体層、 １３…ゲ
ート絶縁膜、 １４…ゲート電極、 １５…チャネリン
グ防止膜、 １６…レジストパターン、 １７…ソース
領域、 １８…ドレイン領域、 １９…ＬＤＤ領域（低
濃度拡散領域）、 ２１…絶縁性基板、 ２２…島状半
導体層、 ２３…ゲート絶縁膜、 ２４…ゲート電極、
２５…チャネリング防止膜、 ２６…レジストパター
ン、 ２７…ソース領域、 ２８…ドレイン領域、 ２
９…ＬＤＤ領域（低濃度拡散領域）
ート絶縁膜、 １４…ゲート電極、 １５…チャネリン
グ防止膜、 １６…レジストパターン、 １７…ソース
領域、 １８…ドレイン領域、 １９…ＬＤＤ領域（低
濃度拡散領域）、 ２１…絶縁性基板、 ２２…島状半
導体層、 ２３…ゲート絶縁膜、 ２４…ゲート電極、
２５…チャネリング防止膜、 ２６…レジストパター
ン、 ２７…ソース領域、 ２８…ドレイン領域、 ２
９…ＬＤＤ領域（低濃度拡散領域）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336 H01L 21/265 604
Claims (1)
- 【請求項１】 絶縁性基板上に島状半導体層及びゲート
絶縁膜を形成し、該島状半導体層に形成されたソース領
域とドレイン領域に隣接して、該ソース領域とドレイン
領域と同一導電型の低濃度拡散領域を有する薄膜半導体
装置の製造方法において、 ゲート絶縁膜上に形成されるゲート電極上にチャネリン
グ防止膜を積層し、前記チャネリング防止膜をゲート電
極幅に対して自己整合的に細くなるように加工する第１
のエッチング工程と、 ゲート電極及びチャネリング防止膜の上方より一度の不
純物の導入により、島状半導体層にソース電極、ドレイ
ン電極及び低濃度拡散領域を形成する不純物導入工程
と、 前記チャネリング防止膜と同一幅にゲート電極を加工す
る第２のエッチング工程と、 を具備する薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05293851A JP3141656B2 (ja) | 1993-11-01 | 1993-11-01 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05293851A JP3141656B2 (ja) | 1993-11-01 | 1993-11-01 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131027A JPH07131027A (ja) | 1995-05-19 |
| JP3141656B2 true JP3141656B2 (ja) | 2001-03-05 |
Family
ID=17799983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05293851A Expired - Fee Related JP3141656B2 (ja) | 1993-11-01 | 1993-11-01 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141656B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147395A (en) * | 1996-10-02 | 2000-11-14 | Micron Technology, Inc. | Method for fabricating a small area of contact between electrodes |
| JP4954482B2 (ja) * | 2000-07-31 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6613620B2 (en) | 2000-07-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP5046452B2 (ja) * | 2000-10-26 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| GB0107410D0 (en) | 2001-03-23 | 2001-05-16 | Koninkl Philips Electronics Nv | Electronic devices comprising thin-film transistors,and their manufacture |
| JP4583797B2 (ja) * | 2004-04-14 | 2010-11-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1993
- 1993-11-01 JP JP05293851A patent/JP3141656B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131027A (ja) | 1995-05-19 |
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