JP3499860B2 - 薄膜トランジスタおよびその製法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
ックス液晶ディスプレイなどのスイッチング素子として
用いられる薄膜トランジスタ（以下、ＴＦＴという）の
構造およびその製法に関する。さらに詳しくは、オフ時
の電流の低減を図ったＴＦＴの構造およびそのための簡
単な製法に関する。

【０００２】

【従来の技術】従来、ＴＦＴのオフ電流を低減するた
め、ソース／ドレイン領域のゲート電極側を低濃度不純
物領域とするＬＤＤ（lightly doped drain）構造また
は不純物を導入しないオフセット構造が用いられてい
る。

【０００３】図２４〜２５は、たとえば、特公平３−３
８７５５号公報に示された、従来のＬＤＤ構造を有する
ＴＦＴの断面図である。図２４において、１は絶縁基
板、２は絶縁基板１上に形成された能動体層として働く
半導体薄膜でたとえばＳｉ薄膜、３は半導体薄膜２上に
形成されたゲート絶縁膜、４はゲート絶縁膜３上に形成
されたゲート電極、５はＰやＢなどの不純物を低濃度に
半導体薄膜２中にドーピングした低濃度不純物領域であ
るＬＤＤ領域、６はＰやＢなどの不純物を高濃度にドー
ピングしたソース／ドレイン領域、７はソース電極とし
て用いられる金属薄膜、８はドレイン電極として用いら
れる金属薄膜、９はソース電極７およびドレイン電極８
とソース／ドレイン領域６とを接続するためのコンタク
トホールである。

【０００４】つぎに従来のＬＤＤ構造の製法について説
明する。絶縁基板１上に、Ｓｉ薄膜よりなる半導体薄膜
２を形成する（図２４（ａ））。ついで、たとえばＳｉ
Ｏ₂からなるゲート絶縁膜３をたとえば熱酸化法または
スパッタ法で形成する（図２４（ｂ））。このゲート絶
縁膜３上に、たとえばＰをドーピングしたＳｉ薄膜から
なるゲート電極用薄膜を成膜して、パターニングするこ
とによりゲート電極４を形成する（図２４（ｃ））。こ
のゲート電極４をマスクとして、たとえばＰを低濃度に
イオン注入し、ＬＤＤ領域５を形成する（図２４
（ｄ））。ついで、ホトレジスト膜１１を用いゲート電
極部より広めのパターンをゲート電極上に形成する（図
２５（ｅ））。このホトレジスト膜１１をマスクとし
て、高濃度にたとえばＰを半導体薄膜２にイオン注入す
る（図２５（ｆ））。これにより、Ｐが低濃度にドーピ
ングされたＬＤＤ領域５とＰの不純物が高濃度にドーピ
ングされたソース／ドレイン領域６が形成される。つい
で、ゲート絶縁膜上にコンタクトホール９をあけ（図２
５（ｇ））、ついでソース電極７とドレイン電極８を同
時に形成する（図２５（ｈ））。

【０００５】つぎに動作について説明する。ソース電極
７とドレイン電極８のあいだに電圧を印加した状態で、
ソース電極７とゲート電極４間に印加する電圧を変化す
ることで、ソース電極７とドレイン電極８のあいだに流
れるドレイン電流を変化させることができ、図２５
（ｈ）のＴＦＴをスイッチング素子として使用すること
ができる。

【０００６】たとえば、アクティブマトリックス液晶デ
ィスプレイのスイッチング素子として使用するばあい
は、ＴＦＴのオフ時のドレイン電流は、少なくとも液晶
のリーク電流以下にすることが必要である。とくに、オ
ン時のドレイン電流を大きくするために、チャネル領域
２ａを形成するための半導体薄膜２として多結晶Ｓｉ膜
を用いたばあいは、多結晶Ｓｉ膜中に存在する結晶粒界
のためにフィールド エンハンスド エミッション（Fi
eld enhanced emission）電流が流れ、オフ時のドレイ
ン電流は大きくなる。このオフ時のドレイン電流は、結
晶粒界に存在する未結合手の数およびドレイン近傍の電
界強度に比例すると一般的にいわれている。このため
に、図２４〜２５においては、ドレイン近傍の電界強度
を低減する目的で不純物を低濃度にドーピングしたＬＤ
Ｄ領域５を形成し、チャネル領域２ａとソース／ドレイ
ン領域６とのあいだに形成される空乏層幅を広げ電界強
度を低減させ、その結果としてオフ時のドレイン電流を
低減できるＬＤＤ構造を形成している。

【０００７】従来のＦＥＴのＬＤＤ構造を形成する他の
方法について説明する。図２６はたとえば特公平４−３
４８１９号公報に示されたＬＤＤ構造ＦＥＴの製造工程
を示す図である。まず図２６（ａ）に示すように、Ｓｉ
基板２５の表面にフィールド酸化膜２４を形成後、ゲー
ト絶縁膜３をたとえば熱酸化法で形成し、ついでたとえ
ばＰを高濃度にドープしたＳｉ膜であるゲート電極用薄
膜を成膜後、パターニングすることによりゲート電極４
を形成する。ついで、イオン注入法により、たとえばＰ
イオンを低濃度に注入して、低濃度に不純物をドーピン
グしたＬＤＤ領域５を形成する。このときゲート電極４
の下の半導体層にチャネル領域２ａが形成される。つぎ
に、図２６（ｂ）に示すように、たとえばＣＶＤ法によ
る酸化膜２６を全面に成膜する。このＣＶＤ酸化膜２６
を異方性エッチングでエッチングすることにより、ゲー
ト電極４の両側にＣＶＤ酸化膜を残したサイドウォール
２７を形成する。ついで、たとえばＰを高濃度にイオン
注入する（図２６（ｃ））。このとき、ゲート電極４お
よびサイドウォール２７の下には、それらがマスクとな
るためこの高濃度のＰイオンは注入されない。この結
果、図２６（ｄ）に示すようにソース／ドレイン領域６
および低濃度にイオン注入がされたＬＤＤ領域５を形成
できる。ついで、通常の工程でソース／ドレイン電極
（図示せず）を形成することによりＭＯＳ型の半導体装
置を形成できる。動作原理は、前述のＬＤＤ構造のＴＦ
Ｔで述べたものと同じである。

【０００８】またＭＯＳＦＥＴでＬＤＤ構造を形成する
さらに他の方法として、たとえば特開昭６１−２１２０
６７号公報や特開昭６１−２２４４５９号公報に示され
るように、多結晶Ｓｉなどからなるゲート電極を熱酸化
することによりセルフアライメントでＬＤＤ構造を形成
する方法が開示されている。すなわち、ゲート電極を形
成後ゲート電極をマスクとして低濃度不純物領域を形成
したのち、多結晶Ｓｉからなるゲート電極を熱酸化して
ゲート電極より幅広となる酸化シリコン層をゲート電極
の側壁部に形成する。ついでその酸化シリコン層をマス
クとしてＰなどの不純物を高濃度にイオン注入すること
によりソース／ドレイン領域を形成し、ＬＤＤ構造を形
成している。

【０００９】またゲート電極を熱酸化することによりセ
ルフアライメントでＬＤＤ構造を形成する他の方法とし
て、たとえば特開昭６１−２１４４７２号公報に開示さ
れているように、ゲート電極を熱酸化したのち高濃度不
純物のソース／ドレイン領域を形成し、そののち、ゲー
ト電極の酸化膜をエッチングにより除去して再度ゲート
電極をマスクとして低濃度不純物のイオン注入を行うこ
とにより、ＬＤＤ構造を形成している。

【００１０】

【発明が解決しようとする課題】前述の第１の方法によ
るＬＤＤ構造を有するＴＦＴは不純物濃度の低いＬＤＤ
領域５と不純物濃度の高いソース／ドレイン領域６を作
り分けるために２回のフォトリソグラフィ工程が必要で
ある。また、不純物の低いＬＤＤ領域５の長さがあまり
長くなるとその領域の抵抗成分が増加するために、図２
５（ｅ）におけるゲート電極４とレジスト膜１１の位置
合わせに精度が要求される。とくに、オフ時のドレイン
電流を低減するために、低濃度にドーピングしたＬＤＤ
領域５の不純物濃度をさらに低下させるばあいや、不純
物を意図的に入れないいわゆるオフセット構造にするば
あい、この低濃度領域やオフセット領域の長さが長すぎ
ると抵抗が増加してオン時のドレイン電流の低下を引き
起こす。このため図２５（ｅ）におけるゲート電極４と
レジスト膜１１の位置合わせ精度の向上が要求される。
液晶ディスプレイのような、表示部の大きさが対角で数
インチを越えるような大型デバイスの製造には、大面積
露光ができ、かつ、位置合わせ精度の高い露光機が必要
となるが、そのような要求を満たす露光機はこれまでの
ところ存在せず、前記要求を満たすことができない。

【００１１】また、第２の方法によれば、１回のフォト
リソグラフィ工程でセルフアライメントによりＬＤＤ構
造を形成できるが、図２６（ｃ）のサイドウォール形成
時に異方性エッチングの制御が難しくＬＤＤ領域の長さ
がバラつくとともに、異方性エッチングの終点の判定が
難しく、またマージンもあまりないという問題がある。
とくにＴＦＴに適用するばあい、半導体層が薄くエッチ
ングしすぎると能動体層のダメージが大きいこと、また
ＴＦＴのばあい液晶表示パネルのように大面積の基板で
異方性エッチングを行わなければならないため一層難し
いという問題がある。

【００１２】さらに第３の方法によれば、ゲート電極を
酸化することによりＬＤＤ構造を形成できるため、セル
フアライメントにより行うことができ、１回のフォトリ
ソグラフィ工程でＬＤＤ構造を形成することができる
が、シリコンなどからなるゲート電極の熱酸化膜はせい
ぜい０．１〜０．３μｍ程度であり、０．８〜１μｍ程
度の長さが必要とされるＬＤＤ構造を形成するのに充分
な酸化膜の厚さがえられないという問題がある。

【００１３】また、前記いずれの方法においてもＬＤＤ
領域の長さが短かすぎたり、不純物濃度が高すぎるとオ
フ電流が多くなり、逆にＬＤＤ領域が長すぎたり不純物
濃度が低すぎるとオフ電流は抑制されるが、ＴＦＴの直
列抵抗が増大することになりオン電流も減少し、ＬＤＤ
領域の長さおよび不純物濃度を厳密にコントロールしな
ければならないが、工程が複雑で完全な制御ができない
という問題がある。

【００１４】以上の各問題はＬＤＤ領域の不純物濃度を
極限まで小さくしたいわゆるオフセット構造にするばあ
いでも全く同じことになる。

【００１５】本発明はこのような問題を解決するために
なされたものであり、簡単な工程でＬＤＤ構造またはオ
フセット構造を形成できると共に、その長さや不純物濃
度を制御し易いＴＦＴの製法を提供することを目的とす
る。

【００１６】

【課題を解決するための手段】請求項１記載の発明のＴ
ＦＴは、絶縁基板上に半導体薄膜が設けられ、該半導体
薄膜上に絶縁膜を介してゲート電極が設けられ、該ゲー
ト電極の両側の前記半導体薄膜に不純物が導入されてソ
ース／ドレイン領域が形成されてなる薄膜トランジスタ
であって、前記半導体薄膜のソース／ドレイン領域の不
純物濃度が膜厚方向で異なっており、半導体薄膜の表面
側が低濃度領域に形成されてなる縦形のＬＤＤ構造を有
し、前記半導体薄膜の表面側の低濃度不純物領域が部分
的にエッチングされることにより除去され、露出した高
濃度不純物領域であるソース／ドレイン領域の表面にソ
ース／ドレイン電極が接続されてなるものである。

【００１７】

【００１８】

【００１９】 また請求項２記載の発明のＴＦＴは、絶
縁性透明基板上にゲート電極が形成され、該ゲート電極
上にゲート絶縁膜および半導体薄膜が設けられ、該ゲー
ト電極の両側の前記半導体薄膜に不純物が導入されてソ
ース／ドレイン領域が形成されてなる薄膜トランジスタ
であって、前記半導体薄膜のソース／ドレイン領域の不
純物濃度が膜厚方向で異なっており、半導体薄膜の裏面
側が低濃度領域に形成されてなる縦形のＬＤＤ構造を有
するものである。

【００２０】

【００２１】 さらに請求項３記載の発明のＴＦＴの製
法は、絶縁性透明基板上にゲート電極を設ける工程、該
ゲート電極上にゲート絶縁膜と半導体薄膜とレジスト膜
を順次設け、ついで裏面露光により前記ゲート電極に自
己整合したレジストマスクを形成する工程、該レジスト
マスクをマスクとして低エネルギーで高濃度に不純物の
イオン注入を行うことにより半導体薄膜の表面側に高濃
度のソース／ドレイン領域を形成する工程、および前記
レジストマスクをマスクとして高エネルギーで低濃度に
不純物のイオン注入を行うことにより半導体薄膜の底面
側に低濃度の不純物領域を形成する工程からなるもので
ある。

【００２２】

【作用】請求項１〜６記載の発明によれば、縦方向に低
濃度不純物領域であるＬＤＤ領域と高濃度不純物領域で
あるソース／ドレイン領域とを形成しているため、ゲー
ト電極を自己整合させて強いエネルギーと弱いエネルギ
ーの２回のイオン注入を行うことによりＬＤＤ領域を有
するＴＦＴをうることができる。しかもイオン注入の打
込みエネルギーによりＬＤＤ領域の長さ（電流の流れる
方向に対して）を制御することができるため一層精度よ
くＬＤＤ領域を形成することができる。

【００２３】

【発明の実施の形態】本発明によるＴＦＴのＬＤＤ構造
またはオフセット構造を簡単な工程で形成する第１の方
法は、ＬＤＤ構造部とソース／ドレイン領域部上の絶縁
膜の厚さを変えておき、１回のイオン注入により低濃度
領域であるＬＤＤ領域と高濃度領域であるソース／ドレ
イン領域を一度に形成するものである。ＬＤＤ領域上と
ソース／ドレイン領域上の絶縁膜の厚さが異なるため、
同じ打込みエネルギーで同じドーズ量でイオン打込みを
行っても、低濃度領域と高濃度領域とを同時に形成でき
る。

【００２４】絶縁膜の厚さを変える方法としては、たと
えば、ゲート絶縁膜の一部をエッチングすることによ
り、膜厚に段差を設けたり、半導体膜を形成する前にソ
ース／ドレイン領域を形成する位置にたとえば二酸化ケ
イ素などからなるスペーサを設けておき、そののち成膜
される半導体層に段差を設け、その上に平坦化された二
酸化ケイ素膜やレジスト膜などを設けることにより、平
坦化されたレジスト膜などの表面から半導体層の表面ま
での距離に段差を形成することができる。さらに別の方
法として、ゲート電極をテーパ状に形成すると共に、そ
の表面を酸化させることにより、酸化膜もテーパ状に形
成され、ゲート電極膜と酸化膜との和による半導体層の
表面からの距離を変化させることができる。

【００２５】本発明によるＴＦＴのＬＤＤ構造またはオ
フセット構造を簡単な工程で形成する第２の方法は、ゲ
ート電極を自己整合させて形成するもので、ゲート電極
をテーパ状に形成しておき等方性エッチングによりゲー
ト電極の大きさを変えたり、酸化または酸化後のエッチ
ングによりゲート電極の大きさを変えることによりＬＤ
Ｄ構造またはオフセット構造を形成するものである。ゲ
ート電極をテーパ状に形成しているため、エッチングま
たは酸化により充分な長さのＬＤＤ構造またはオフセッ
ト構造をうることができる。ゲート電極を自己整合させ
る他の方法として、ゲート電極に厚い酸化膜を形成する
ことができる陽極酸化法によりゲート電極を酸化させ、
自己整合させる方法、またはゲート電極が透明基板側に
形成される逆スタガ構造のばあいは、透明基板側からの
露光強度を変えることにより、同じゲート電極をマスク
として用いても、異なった幅の露光をする方法などによ
り、ＬＤＤ構造を形成することができる。

【００２６】また、他の構造としてソース／ドレイン領
域とＬＤＤ構造を縦形に形成することにより、イオン注
入は２回必要となるが、フォトリソグラフィ工程はゲー
ト電極を自己整合させた１回でよく、しかもＬＤＤ領域
の厚さ（電流の流れる方向としては長さ）を精度よくコ
ントロールすることができる。

【００２７】また、本発明によるオン電流を低減させな
いでオフ電流を抑制する構造のＴＦＴは、ソース／ドレ
イン領域とＬＤＤまたはオフセット構造との接合面積を
小さく形成するものである。通常のオン時の電流はゲー
ト電極に近い絶縁膜近辺の１００〜２００Å程度を流れ
るため、ソース／ドレイン領域との接合面積を小さくし
ても何ら影響はない。一方オフ電流は本来絶縁膜近傍で
も電流が流れないため、オフ電流としては接合面積全体
で寄与する。その接合面積を小さくすることにより、オ
フ電流が抑制されると共に、オン電流は何ら影響を受け
ない。

【００２８】

【実施例】つぎに図面を参照しながら具体的実施例によ
り本発明をさらに詳細に説明する。

【００２９】［実施例１］図１（ａ）〜（ｄ）は本発明
のＴＦＴの製法の一実施例を示す工程断面説明図であ
る。図１（ａ）に示すように、絶縁基板１上に能動体層
としてのたとえばＳｉなどからなる半導体薄膜２をたと
えば、ＣＶＤ法により形成し、つぎにＳｉＯ ₂などから
なるゲート絶縁膜３をたとえば熱酸化法、スパッタ法ま
たはＣＶＤ法などにより形成する。つぎに、ゲート絶縁
膜３上にゲート電極を形成するため、たとえばＰをドー
プしたＳｉ薄膜からなるゲート電極膜４ａを形成する。

【００３０】つぎに、図１（ｂ）に示すように、レジス
ト膜１１をマスクとして、たとえばＳＦ₆ガスを用いた
ドライエッチングをすることにより、ゲート電極膜４ａ
を等方性エッチングして、ゲート電極４を形成する。こ
のとき、ゲート電極４の幅はサイドエッチングによりレ
ジストマスク１１の幅よりも狭くなる。

【００３１】つぎに、図１（ｃ）に示すように、レジス
ト膜１１をマスクとしてたとえばＣＨＦ₃ガスを用いた
ドライエッチングをすることにより、ゲート絶縁膜３を
部分的に異方性エッチングして、ゲート電極４よりも幅
広の位置に段差部を形成する。こうして異なる膜厚のゲ
ート絶縁膜が形成される。この際のゲート絶縁膜３の厚
い部分（ゲート電極の下側）は、たとえば１５００〜３
０００Åで、薄い部分の厚さは、たとえば１０００〜１
５００Å程度である。

【００３２】つぎに、図１（ｄ）に示すように、レジス
ト膜１１を除去したのち、たとえばＰなどの不純物を半
導体薄膜２にイオン注入することにより、ソース／ドレ
イン領域６を形成する。不純物の注入量はゲート絶縁膜
の膜厚に依存するので、ゲート電極４に近い部分は、ゲ
ート絶縁膜３の膜厚が厚いので、不純物の注入が低濃度
になり、ＬＤＤ領域５を有するＬＤＤ構造が形成され
る。

【００３３】また、半導体薄膜２はゲート絶縁膜３で保
護されているので、ソース／ドレイン領域６の半導体薄
膜のダメージがない。なおイオン注入の際の膜厚の異な
る絶縁膜をゲート絶縁膜として説明したが、他の絶縁膜
でもよい。以下の実施例においても同様である。

【００３４】［実施例２］図２（ａ）〜（ｄ）は本発明
のＴＦＴの製法の他の実施例を示す工程断面説明図であ
る。本実施例では実施例１のゲート絶縁膜を一層ではな
く、異なった材質の２層で形成したことに特徴がある。

【００３５】まず、図２（ａ）に示すように、絶縁基板
１上に能動体層としてのたとえば、Ｓｉなどからなる半
導体薄膜２を形成し、つぎにＡｌ₂Ｏ₃、Ｔａ₂Ｏ₅などか
らなる第１のゲート絶縁膜３１と、ＳｉＯ₂、Ｓｉ₃Ｎ₄
などからなる第２のゲート絶縁膜３２をたとえばスパッ
タ法、ＣＶＤ法、陽極酸化法などにより順次形成する。
ついで、第２のゲート絶縁膜３２上にたとえばＰをドー
プしたＳｉ薄膜からなるゲート電極膜４ａを形成する。

【００３６】つぎに、図２（ｂ）に示すように、レジス
ト膜１１をマスクとして、たとえばＳＦ₆ガスを用いた
ドライエッチングにより、ゲート電極膜４ａを等方性エ
ッチングして、ゲート電極４を形成する。このとき、ゲ
ート電極４の幅はサイドエッチングによりレジストマス
クの幅よりも狭くなる。

【００３７】つぎに、図２（ｃ）に示すように、たとえ
ばＣＨＦ₃ガスを用いたドライエッチングにより、第２
のゲート絶縁膜３２を第１のゲート絶縁膜３１と選択的
に異方性エッチングして、ゲート電極よりも幅広の位置
に段差部を形成する。第１のゲート絶縁膜３１はエッチ
ングされないので、段差はエッチング精度によらず第２
のゲート絶縁膜３２の膜厚になる。こうしてゲート絶縁
膜は異なる膜厚を有する。

【００３８】つぎに、図２（ｄ）に示すように、レジス
ト膜１１を除去したのち、たとえばＰなどの不純物を半
導体薄膜２にイオン注入することにより、ソース／ドレ
イン領域６を形成する。不純物の注入量はゲート絶縁膜
の膜厚に依存し、ゲート電極４に近い部分は、ゲート絶
縁膜３の膜厚が厚いため、不純物のイオン注入が弱く、
不純物が低濃度に注入されたＬＤＤ領域５を有するＬＤ
Ｄ構造が形成される。

【００３９】なお、前記実施例１および２の工程（ｂ）
と（ｃ）の順序を入れ換えてゲート電極膜４ａとゲート
絶縁膜３の異方性エッチングのあとに、ゲート電極膜４
ａの等方性エッチングを行うこともできる。

【００４０】［実施例３］図３〜４は本発明の１回のイ
オン注入によりＬＤＤ領域とソース／ドレイン領域を形
成するＴＦＴの製法のさらに他の実施例を示す工程断面
説明図である。本実施例では、ソース／ドレイン領域形
成場所にスペーサを介在させて半導体膜を形成すること
により、半導体膜の表面に段差を設けたものである。

【００４１】まず、図３（ａ）に示すように、絶縁基板
１上にたとえばＳｉＯ₂などの薄膜を成膜後フォトレジ
スト膜などをマスクとしてエッチングを行いパターニン
グすることによりスペーサ１３を形成する。

【００４２】ついで、図３（ｂ）に示すように、このス
ペーサ１３上がドレイン領域またはソース領域となりこ
のあいだの絶縁基板１上がチャネル領域となるように、
たとえばＳｉなどからなる半導体薄膜２を形成する。つ
いで、図３（ｃ）に示すように、たとえばＳｉＯ₂を熱
酸化法またはスパッタ法などにより成膜したのち、たと
えばＰをドーピングしたＳｉなどからなるゲート電極用
薄膜を成膜し、フォトレジストなどをマスクとしてエッ
チングを行いパターニングすることによりゲート電極４
とゲート絶縁膜３を形成する。

【００４３】ついで、図３（ｄ）に示すように、たとえ
ばＳｉＯ₂やＳｉ₃Ｎ₄やレジストなどの絶縁性薄膜１２
を成膜し、図４（ｅ）に示すように、この絶縁性薄膜１
２上をたとえばスパッタエッチやマスク材などを使用し
たエッチバック法などで平坦化する。

【００４４】ついで、図４（ｆ）に示すように、平坦化
された絶縁性薄膜１２の表面からたとえばゲート電極４
をマスクとして、また絶縁性薄膜１２を比較的弱いマス
クとして半導体薄膜２にたとえばＰなどの不純物をイオ
ン注入する。

【００４５】このとき、イオン注入の加速電圧は、ゲー
ト絶縁膜３をＰが通過しない電圧に設定する。

【００４６】これにより、半導体薄膜の領域で、表面に
ゲート絶縁膜３がないスペーサ１３の上部領域ではＰな
どの不純物が高濃度にドーピングされたとソース／ドレ
イン領域６が形成され、ゲート電極４近傍ではゲート電
極４に近づくにつれて絶縁性薄膜１２の膜厚が厚くなる
ため、Ｐの不純物濃度が徐々に低下する。

【００４７】ついで、図４（ｇ）に示すように、絶縁性
薄膜１２にコンタクトホール９を形成し、ついで、図４
（ｈ）に示すように、ドレイン電極７とソース電極８を
形成する。

【００４８】つぎに、本実施例による製法で製造された
ＴＦＴの動作について説明する。

【００４９】ソース電極８とドレイン電極７のあいだに
電圧を印加した状態で、ソース電極８とゲート電極４に
印加される電圧を変化させることにより、ソース電極８
とドレイン電極７のあいだに流れるドレイン電流を変化
させることができ、ＴＦＴはスイッチング素子として機
能する。

【００５０】アクティブマトリックス液晶ディスプレイ
のスイッチング素子として使用するばあいには、ＴＦＴ
のオフ時のドレイン電流を低減させることが必要であ
り、このため、ＴＦＴのオフ時の抵抗は少なくとも液晶
の比抵抗以上にすることが必要である。とくに、オン時
のドレイン電流を大きくするために、能動体層の半導体
薄膜を形成するためのＳｉ薄膜として、多結晶Ｓｉ膜を
用いたばあいは、多結晶Ｓｉ膜中に存在する結晶粒界の
ために、フィールド エンハンスド エミッション電流
が流れ、オフ時のドレイン電流が増加する。このオフ時
のドレイン電流は、結晶粒界に存在する未結合手の数お
よびドレイン領域６近傍の電界強度に比例すると一般的
にいわれている。本実施例によるＴＦＴではソース／ド
レイン領域６からチャネル端部にかけてＰの不純物濃度
が徐々に変化するＬＤＤ構造となっており、ドレイン領
域６近傍の電界強度を弱めることができ、その結果とし
て、ＴＦＴのオフ時のドレイン電流を低減することがで
きる。また電界強度を徐々に弱めるＬＤＤ構造を一度の
イオン注入で達成することができる。

【００５１】前記実施例ではスペーサ１３をテーパ形状
に形成したが、必ずしもテーパ形状にする必要はなく、
矩形状に形成してもよい。このばあい、半導体薄膜２は
段付きに形成されるが、その上の平坦化された絶縁性薄
膜１２も段付きになり、１回のイオン注入によりゲート
電極の両隣りは絶縁性薄膜１２が厚く一定の低濃度のＬ
ＤＤ領域が形成される。

【００５２】また、ＬＤＤ構造を用いることでオフ電流
を低減しオン／オフ比を大きくとれる。

【００５３】［実施例４］絶縁膜の厚さを変えることに
より１回のイオン注入でＬＤＤ構造を形成する他の実施
例について説明する。本実施例はゲート電極を基板側に
形成し、半導体薄膜をその上に形成するいわゆる逆スタ
ガ構造のＴＦＴについて１回のイオン注入でＬＤＤ構造
を形成する例である。

【００５４】図５（ａ）〜（ｄ）は本発明のＴＦＴの製
法の実施例４を示す工程断面説明図である。

【００５５】図５（ａ）に示すように、絶縁性透明基板
１上にゲート電極４を形成する。つぎにＳｉＯ₂などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎに、Ｔａ₂Ｏ₅、ＳｉＯ₂、Ｓｉ₃Ｎ₄など
からなる保護層１９をたとえばスパッタ、ＣＶＤ法によ
り形成する。つぎに、レジスト層１１ａを塗布形成し、
絶縁性透明基板１の裏面露光によりゲート電極４に自己
整合してレジストマスク１１を形成する。このとき、レ
ジストマスク１１の幅はゲート電極４の幅にほぼ一致す
るように露光量を調整する。

【００５６】つぎに、図５（ｂ）に示すように、レジス
トマスク１１を用いて、たとえばＳＦ₆ガスを用いた異
方性ドライエッチングにより、保護膜１９を部分的にエ
ッチングして、段差部を形成する。このとき、保護膜１
９を残した方が、半導体薄膜２を保護する上で望まし
い。

【００５７】つぎに、図５（ｃ）に示すように、レジス
トマスク１１を除去後、再度、レジスト層１１ａを塗布
形成する。そののち再度、絶縁性透明基板１の裏面露光
により、ゲート電極４に自己整合してレジストマスク１
１ｂを形成する。このとき、レジストマスク１１ｂの幅
はゲート電極４の幅よりも狭くなるように露光量を調整
する。

【００５８】つぎに、図５（ｄ）に示すように、レジス
トマスク１１ｂを用いて、Ｐなどの不純物を半導体薄膜
２にイオン注入する。不純物の注入量は保護膜１９の膜
厚に依存し、ゲート電極４に近い部分は、保護膜１９の
膜厚が厚いので、不純物が低濃度に注入されたＬＤＤ領
域５を有するＬＤＤ構造のＴＦＴが形成される。

【００５９】前記露光によるレジスト層１１ａのパター
ニングは露光量を調整することにより精度よくマスクの
幅を制御できる。

【００６０】［実施例５］図６（ａ）〜（ｄ）は逆スタ
ガ構造ＴＦＴを１回のイオン注入によりＬＤＤ構造を形
成するさらに他の実施例を示す工程断面説明図である。

【００６１】図６（ａ）に示すように、絶縁性透明基板
１上にゲート電極４を形成する。つぎにＳｉＯ₂などか
らなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ法
などにより形成する。つぎに、Ｓｉ薄膜などからなる半
導体薄膜２をたとえばスパッタ法、ＣＶＤ法などにより
形成する。つぎに、Ｔａ₂Ｏ₅、ＳｉＯ₂、Ｓｉ₃Ｎ₄など
からなる保護膜１９をたとえばスパッタ法、ＣＶＤ法な
どにより形成する。つぎに、レジスト層１１ａを塗布形
成し、絶縁性透明基板１の裏面露光によりゲート電極４
に自己整合してレジストマスク１１を形成する。このと
き、レジストマスク１１の幅はゲート電極４の幅にほぼ
一致するように露光量を調整する。

【００６２】つぎに、図６（ｂ）に示すように、レジス
トマスク１１を用いて、たとえばＳＦ₆ガスを用いた異
方性ドライエッチングにより、保護膜１９を部分的にエ
ッチングして、段差部を形成する。このとき、保護膜１
９を残した方が、半導体薄膜２を保護する上で望まし
い。

【００６３】つぎに、図６（ｃ）に示すように、レジス
トマスク１１をＯ₂などのガス雰囲気の下で等方性ドラ
イエッチングによりエッチングする。このとき形成され
るレジストマスク１１ｂの幅はゲート電極４の幅よりも
狭くなる。マスク寸法の減少量はエッチング時間で精度
よく制御できる。

【００６４】つぎに、図６（ｄ）に示すように、レジス
トマスク１１ｂを用いて、Ｐなどの不純物を半導体薄膜
２にイオン注入する。不純物の注入量は保護膜１９の膜
厚に依存するので、ゲート電極４に近い部分は、保護膜
１９の膜厚が厚く、不純物が低濃度に注入されたＬＤＤ
領域５を有するＬＤＤ構造のＴＦＴがえられる。

【００６５】［実施例６］図７は逆スタガ構造のＴＦＴ
で１回のイオン注入によりＬＤＤ構造を形成するさらに
他の実施例を示す断面説明図である。

【００６６】本実施例では、保護膜１９が２層で構成さ
れ、上側の第２の保護膜１９ｂは下側の第１の保護膜１
９ａと選択的にエッチングできる材料で構成されている
ので、エッチングの精度によらず、保護膜１９ａ、１９
ｂの各膜厚によって精度よくソース／ドレイン領域６と
ＬＤＤ領域５へのイオン注入量を制御できる。なお第１
の保護膜１９ａと第２の保護膜１９ｂとしては、たとえ
ばＳｉＯ₂、Ｓｉ₃Ｎ₄などからなるグループとＡｌ
₂Ｏ₃、Ｔａ₂Ｏ₅などからなるグループにより使い分ける
ことにより、高い選択度で選択的にエッチングすること
ができる。

【００６７】［実施例７］図８は本発明の１回のイオン
注入によりＬＤＤ領域とソース／ドレイン領域を形成す
るＴＦＴの製法のさらに他の実施例の各工程を示す断面
説明図である。本実施例ではゲート電極をテーパ状に形
成しておくことにより、ゲート電極のサイドウォールと
して形成される酸化膜の範囲を広く形成するものであ
る。

【００６８】図８（ａ）に示すように、絶縁基板１上に
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法などによ
りＳｉＯ₂を主成分とするゲート絶縁膜３をたとえば１
４００Å程度形成する。つぎに図８（ｂ）に示すよう
に、ゲート絶縁膜３上にたとえばＰをドーピングしたＳ
ｉなどからなるゲート電極用薄膜を形成し、ホトレジス
ト膜をマスクとしてエッチングすることによりパターン
化してゲート電極４を形成する。このときゲート電極４
の端面形状をテーパ状に形成する。

【００６９】このゲート電極の端面をテーパ状に形成す
る方法としては、たとえばゲート電極膜上にレジスト膜
をパターニングしたのち、１２０〜２５０℃で約３０分
間程度ベーキングすることにより、レジスト膜の端部が
ダレてテーパ形状を形成することができる。このテーパ
の角度θ（図８（ｂ）参照）はＬＤＤ領域の長さを０．
８〜１μｍ程度形成するためには、５〜１５°程度に形
成することが好ましい。そののち図８（ｃ）に示すよう
に、ゲート電極４を熱酸化させゲート電極の上面および
側面に熱酸化膜１４を形成する。このとき前述のよう
に、テーパの角度θを小さくすることにより熱酸化膜１
４の膜厚ｄ₁は薄くても横方向に対する幅ｄ₂を大きくす
ることができる。つぎに図８（ｄ）に示すように、ゲー
ト電極４をマスクとしてチャネル用の半導体薄膜２に高
濃度にたとえばＰをイオン注入する。これにより、不純
物のＰが高濃度にドーピングされたソース／ドレイン領
域６と不純物のＰが徐々に低濃度になるようにドーピン
グされたＬＤＤ領域５とでＬＤＤ構造のＴＦＴを形成す
ることができる。

【００７０】本実施例においてもイオン注入の際のゲー
ト電極周囲の酸化膜によるマスクが、ゲート電極の中心
部に向かってゲート電極と共に厚くなっているため、イ
オン注入による不純物濃度はゲート電極側で低く、ゲー
ト電極から離れるにつれて不純物濃度が高いＬＤＤ領域
を１回のイオン注入により形成することができる。

【００７１】［実施例８］図９は本発明の１回のイオン
注入によりＬＤＤ領域とソース／ドレイン領域を形成す
るＴＦＴの製法のさらに他の実施例の各工程を示す断面
説明図である。本実施例は前述の実施例７のゲート電極
用薄膜として不純物ドープＳｉに代えて、アルミニウム
またはタンタルなどの金属膜を使用し、陽極酸化により
酸化膜を形成する点で異なるものである。

【００７２】図９（ａ）に示すように、絶縁基板１上に
能動体層となるＳｉなどからなる半導体薄膜２を形成し
たのちに熱酸化法、スパッタ法またはＣＶＤ法などによ
りたとえばＳｉＯ₂を主成分とするゲート絶縁膜３を、
たとえば１４００Å程度形成する。つぎに図９（ｂ）に
示すように、ゲート絶縁膜３上にたとえばアルミニウム
の薄膜を形成し、ホトレジスト膜をマスクとしてエッチ
ングすることによりパターニングしてゲート電極４１を
形成する。このときゲート電極４１の端面形状をテーパ
状に形成する。テーパ形状の形成については前記実施例
７と同様に行うことにより形成できる。そののち図９
（ｃ）に示すように、ゲート電極４１を陽極酸化させて
ゲート電極の上面および側面に陽極酸化膜１５を形成す
る。陽極酸化は、たとえばゲート電極の表面積の単位面
積当り１〜１００ｍＡ／ｃｍ²の電流で３００〜４００
Ｖの電圧を印加することにより、約５２００Å程度の酸
化膜がえられる。なお前述のゲート電極をテーパ形状に
する際、テーパの角度を小さくすることにより、陽極酸
化膜１５の膜厚ｄ₁は薄くても横方向に対する幅ｄ₂を大
きくすることができることは実施例７と同様である。つ
ぎに図９（ｄ）に示すように、ゲート電極４１をマスク
として能動体層のＳｉなどからなる半導体薄膜２に高濃
度にたとえばＰをイオン注入する。その結果、不純物の
Ｐが高濃度にドーピングされたソース／ドレイン領域６
と不純物のＰが徐々に低濃度になるようにドーピングさ
れたＬＤＤ領域５とでＬＤＤ構造のＴＦＴを形成するこ
とができる。

【００７３】このときのゲート電極４１としてのアルミ
ニウムをタンタルに置き換えても同様にして陽極酸化に
よりＬＤＤ構造を実現することができる。

【００７４】本実施例では、ゲート電極としてアルミニ
ウムやタンタルからなる金属膜を使用し、陽極酸化によ
り酸化膜を形成しているため、熱酸化膜と異なり厚い酸
化膜を容易に形成することができる。また酸化膜の厚さ
は陽極酸化を行う時間と電流により正確にコントロール
することができるため、所定の厚さに形成することがで
き、オフセット構造の長さを精度よく形成できる。

【００７５】［実施例９］図１０はゲート電極を利用し
たセルフアライメントにより正確な長さのＬＤＤ構造
（２回のイオン注入）またはオフセット構造を形成する
本発明のＴＦＴの製法の一実施例を示す図である。

【００７６】図１０（ａ）に示すように、絶縁基板１上
に能動体層となるＳｉなどからなる半導体薄膜２を形成
したのちに熱酸化法、スパッタ法またはＣＶＤ法により
たとえばＳｉＯ₂を主成分とするゲート絶縁膜３をたと
えば１４００Å程度形成する。つぎに図１０（ｂ）に示
すように、ゲート絶縁膜３上にたとえばアルミニウムの
薄膜を形成し、ホトレジスト膜をマスクとしてエッチン
グすることによりパターニングしてゲート電極４１を形
成する。そののち図１０（ｃ）に示すように、ゲート電
極４１を陽極酸化させゲート電極４１の上面および側面
に陽極酸化膜１５を形成する。つぎに図１０（ｄ）に示
すように、ゲート電極４１をマスクとして半導体薄膜２
に高濃度にたとえばＰなどのイオン注入を行う。これに
より、不純物のＰが高濃度にドーピングされたソース／
ドレイン領域６とゲート電極端のあいだのオフセット領
域１０とを有するオフセット構造を形成することができ
る。このときのゲート電極４１としてアルミニウムの代
りにタンタルに置き換えても同様にして陽極酸化により
オフセット構造を実現することができる。

【００７７】なお、陽極酸化により厚い酸化膜を形成で
き、厚さのコントロールをし易いことは実施例８と同様
である。

【００７８】［実施例１０］図１１は本発明のＴＦＴの
製法のさらに他の実施例を説明するための断面説明図で
ある。本実施例では、ソース／ドレイン領域のイオン注
入後のアニーリングを酸素雰囲気中で行うことにより、
工程数を増加させることなく、ゲート電極の一部を酸化
させてオフセット構造を形成するものである。

【００７９】まず、図１１（ａ）において絶縁基板１上
に能動体層となるＳｉなどからなる半導体薄膜２を形成
する。つぎに図１１（ｂ）に示すように、たとえばＳｉ
Ｏ₂などからなるゲート絶縁膜３を形成する。さらにゲ
ート絶縁膜３上にたとえばＰをドープしたドープドＳｉ
などからなるゲート電極用薄膜を成膜し、ついでパター
ニングすることにより図１１（ｃ）に示すように、ゲー
ト電極４を形成する。このゲート電極４をマスクとし
て、たとえばＰをイオン注入し、図１１（ｄ）に示すよ
うに、半導体薄膜２にソース／ドレイン領域６を形成す
る。イオン注入後、注入時の照射損傷を回復させるため
アニーリングを行うが、当該工程を酸素雰囲気下で行い
ゲート電極の表面に等方的に酸化膜１４を形成し、絶縁
層を設けることにより、図１１（ｅ）中ΔＬのオフセッ
ト領域１０を有するＴＦＴを製造することができる。そ
ののち、図１１（ｆ）に示すように、ＳｉＯ₂などから
なる層間絶縁膜１８を形成し、ついでソース／ドレイン
電極７、８を形成する。

【００８０】アニーリングは通常８５０〜９００℃程度
で１時間以上程度行われるが、本実施例では、このアニ
ーリングを酸素雰囲気中で行うことにより、工程数を増
やすことなくゲート電極を酸化させてオフセット構造を
形成することに特徴がある。酸素雰囲気中で前記条件の
熱処理を行うことにより１０００〜２０００Å程度の厚
さの酸化膜を形成できるが、たとえば図１１（ｇ）に示
すように、ゲート電極４をテーパ形状にパターニングし
ておくことにより、前記実施例７と同様に図１１（ｄ）
のイオン注入の工程で、ソース／ドレイン領域６と順次
不純物濃度が低下するＬＤＤ領域５を一度に形成するこ
とができると共に、酸素雰囲気中でのアニーリング処理
をすることによりオフセット領域１０を形成することが
できる。しかもゲート電極４がテーパ形状であるため、
オフセット領域の幅ΔＬを酸化膜の厚さの２〜３倍に増
やすことができる。

【００８１】［実施例１１］本発明のＴＦＴの製法のさ
らに他の実施例を図１２に示す。本実施例では、前記実
施例１０で、オフセット構造を形成したのをＬＤＤ構造
にするものである。すなわち、ＴＦＴのソース／ドレイ
ン領域を形成するためのイオン注入後のアニーリング工
程までは、前記実施例１０の工程（図１１（ａ）〜
（ｅ））と同様であり、そののち前記ゲート電極４の表
面の酸化膜１４をエッチングすることにより除去したの
ちにイオン注入をすることにより、図１２（ａ）に示す
ようにＬＤＤ領域５を有するＴＦＴを容易にうることが
できる。そののち図１２（ｂ）に示すように、層間絶縁
膜１８、ソース／ドレイン電極７、８を形成する。

【００８２】すなわち、本実施例においてもイオン注入
後のアニーリング工程によりゲート電極に酸化膜を形成
しているため、余計な工程を必要とせず、正確な厚さの
酸化膜がえられる。ＬＤＤ領域を形成するために、２回
のイオン注入工程を必要とするが、マスクとするゲート
電極は酸化させたのちの酸化膜除去により形成できるた
め、セルフアライニングできる。

【００８３】本実施例においても、ゲート電極４をテー
パ形状にすることにより、図１２（ｃ）に示すように、
ＬＤＤ領域５を濃度勾配のある中濃度領域５ａと低濃度
領域５ｂとで形成することができると共に、前述のよう
にその幅を広く形成することができる。

【００８４】［実施例１２］本発明のＴＦＴの製法のさ
らに他の実施例を図１３に示す。本実施例では前記実施
例１１でＬＤＤ構造を形成する際のアニーリングを酸素
雰囲気中で行い、ＬＤＤ領域の隣りにさらにオフセット
領域を形成するものである。すなわち、ＴＦＴのソース
／ドレイン領域にＬＤＤ領域を形成するためのイオン注
入の工程までは、前記実施例１１の工程（図１１（ａ）
〜（ｅ）および図１２（ａ））と同様であり、そののち
のアニーリングを酸素雰囲気で行い再度ゲート電極の表
面に等方的に酸化膜１６を形成することにより、図１３
（ａ）に示すように、ＬＤＤ領域５とオフセット領域１
０の２重構造のＴＦＴを容易に製造することができる。
そののち図１３（ｂ）に示すように、層間絶縁膜１８、
ソース／ドレイン電極７、８を形成する。

【００８５】本実施例においても、ゲート電極４をテー
パ形状にすることにより、図１３（ｃ）に示すように、
ＬＤＤ領域５を濃度勾配のある中濃度領域５ａと低濃度
領域５ｂとで形成することができ、さらにオフセット領
域１０を設けることができる。さらにＬＤＤ領域および
オフセット領域の幅は、前述のようにその幅を広く形成
することができる。

【００８６】［実施例１３］本発明のＴＦＴの製法のさ
らに他の実施例を図１４〜１５に示す。本実施例ではゲ
ート電極を酸化させないで、直接ゲート電極をたとえば
ドライエッチングなどによりエッチングすることによ
り、セルフアライメントでＬＤＤ領域またはオフセット
領域を形成するものである。

【００８７】まず、図１４（ａ）に示すように、絶縁基
板１上に能動体層となるＳｉなどからなる半導体薄膜２
を形成する。つぎに、図１４（ｂ）に示すように、Ｓｉ
Ｏ₂などからなるゲート絶縁膜３上に、たとえば、Ｐを
ドープしたドープＳｉなどからなるゲート電極用薄膜４
ａを成膜する。つぎに、図１４（ｃ）に示すように、ゲ
ート電極４を形成するための写真製版を行うが、このと
き、ホトレジスト膜１７をたとえば１２０℃でポストベ
ーク（ホトレジストパターン形成後に、約３０分程度の
熱処理）を行い端面をだれさせておく。この状態でＳＦ
₆やＣＦ₄、ＣＨＦ₃などのガス（さらに酸素を混合する
こともある）を用いるプラズマエッチングによって、前
記ゲート電極用薄膜４ａをエッチングすると、レジスト
膜１７もエッチングされ、かつレジスト膜１７の端部が
薄く形成されているので、レジスト膜１７の端面が後退
し図１４（ｄ）に示すように、テーパ形状のゲート電極
４を形成できる。このゲート電極４をマスクとして、た
とえばＰを高濃度にイオン注入することにより図１４
（ｅ）に示すように、半導体薄膜２にソース／ドレイン
領域６を形成する。

【００８８】つぎに、図１５（ｆ）〜（ｉ）に示す第２
段階の工程に入り、図１５（ｆ）に示すように、ＳＦ₆
やＣＦ₄ガス（さらに酸素を混合することもある）を用
いるプラズマエッチングによってゲート電極４を所定寸
法だけ小さくする。ゲート電極はテーパがついているの
で端部が薄く、エッチングと共に端面が後退する。この
後退領域が後述するようにＬＤＤ領域、あるいはオフセ
ット領域となる。つぎに、このゲート電極４をマスクと
して、たとえばＰを低濃度にイオン注入する。これによ
り、不純物のＰが低濃度にドーピングされたＬＤＤ領域
５と不純物のＰが高濃度に注入されたソース／ドレイン
領域６およびゲート電極下のチャネル領域２ａが図１５
（ｇ）に示すように形成される。なお、図１４（ｃ）で
形成したレジスト膜は図１５（ｇ）の段階まで残してお
いても、図１４（ｄ）のあとで除去してもよい。除去す
るばあいはエッチング量を見込んでゲート電極４を厚く
しておく。

【００８９】以降は他の実施例と同じようにして、ＬＤ
Ｄ構造のＴＦＴが形成される。図１５（ｇ）に示した低
濃度のイオン注入を行わないと、ＬＤＤ領域５は意図的
に不純物ドーピングを行わないオフセット領域となり、
オフセット構造のＴＦＴがえられる。

【００９０】本実施例ではゲート電極４の端面をテーパ
状に形成し、エッチングすることによって端面を後退さ
せ、このエッチング前後でイオン注入を行っている。端
面後退量がＬＤＤ幅、あるいはオフセット幅に相当する
ので、これを制御することが重要である。

【００９１】本実施例の第１の工程に係るゲート電極の
テーパ形状は、ホトレジスト膜の端面形状に依存する
が、これはホトレジスト膜の膜厚、ポストベーク温度を
管理することで簡単に制御できる。また、プラズマエッ
チングによるテーパ形状の形成と端面後退量の制御は、
エッチングをアンダーエッチングの少ない比較的異方性
の強い条件で行うのがよい。

【００９２】他のテーパ形状を形成する方法としては、
イオンシャワーによりビームを斜めにして基板を回転し
ながらエッチングしたり、ゲート電極としてクロムを使
用し、レジスト膜との密着性のわるさを利用してウェッ
トエッチングにより形成したり、その他公知の方法を適
宜採用することができる。

【００９３】［実施例１４］つぎに、前述のテーパ形状
のゲート電極により、ゲート電極のエッチングをしてセ
ルフアライメントでＬＤＤ領域を形成する他の実施例に
ついて実施例１３と同じ図１４（ａ）〜（ｅ）と図１５
（ｆ）〜（ｉ）の工程断面図を参照しながら説明する。
本実施例ではゲート電極にＡｌを用いた例を示す。

【００９４】まず、図１４（ｃ）ではゲート電極４とな
るＡｌをスパッタなどで成膜形成する。つぎに、図１４
（ｃ）に示すようにゲート電極４を形成するための写真
製版を行うが、このとき、ホトレジスト膜をたとえば９
０℃程度でポストベーキングする。この状態ではレジス
ト端面のだれは小さい。つぎに、このレジスト膜をマス
クにして、基板を回転させながら斜めから不活性Ａｒイ
オンでエッチングを行う。このばあいの装置としては、
通常の平行平板型のリアクティブプラズマエッチング装
置でなく、イオン化室とエッチング室を分離し、イオン
の指向性を高めたイオンシャワーエッチング装置を用い
る。イオンを斜めから入射するとレジスト膜の近傍は、
レジスト膜の影になるため他よりエッチング速度が減少
し、パターン端面がテーパ形状になり、図１４（ｄ）に
示すように、テーパ状のゲート電極４ができる。このゲ
ート電極４をマスクとして、たとえばＰを高濃度にイオ
ン注入して図１４（ｅ）に示すように半導体薄膜２にソ
ース／ドレイン領域６を形成する。ここでは、ゲート電
極のテーパエッチングに不活性Ａｒを用いているが、塩
素系ガスを用い反応性を付与することもできる。

【００９５】つぎに、図１５（ｆ）〜（ｉ）に示す第２
段階の工程に入り、図１５（ｆ）に示すように塩素系ガ
スを用いるプラズマエッチングによってＡｌゲート電極
４を所定寸法だけ小さくする。ゲート電極はテーパが付
いているので端部が薄く、エッチングと共に端面が後退
する。つぎに、このゲート電極４をマスクとして、たと
えばＰを低濃度にイオン注入する。これにより、不純物
のＰが低濃度にドーピングされたＬＤＤ領域５と不純物
のＰが高濃度に注入されたソース／ドレイン領域６が図
１５（ｇ）に示すように形成される。

【００９６】なお、前記実施例ではゲート電極をポリシ
リコンやＡｌとしたものを示したが、その他にＣｕ、Ｃ
ｒ、Ｗ、Ｍｏなどの金属であってもよい。また、テーパ
を形成する方法としては制御性がよければ何でもよくと
くに限定するものではない。たとえば、Ｃｒに対しては
レジスト膜との密着性のわるさを利用して、ウエットエ
ッチングによるサイドエッチングにより形成したり、そ
の他公知の方法を適宜採用できる。

【００９７】また、前記実施例ではＴＦＴについて説明
したが、バルクのＭＯＳトランジスタやそれを集積した
ＭＯＳＩＣであってもよく、前記実施例と同様の効果を
奏する。

【００９８】［実施例１５］つぎに、ゲート電極を自己
整合して２回のイオン注入によりＬＤＤ構造を形成する
他の実施例について説明する。本実施例では、透明基板
上にまずゲート電極が形成され、その上に半導体薄膜が
形成される逆スタガ構造のＴＦＴについての自己整合に
よるＬＤＤ構造の簡単な製法の例を示している。

【００９９】まず、図１６（ａ）に示すように、絶縁性
透明基板１上にゲート電極４を形成する。つぎにＳｉＯ
₂などからなるゲート絶縁膜３をたとえばスパッタ法、
ＣＶＤ法などにより形成する。つぎに、Ｓｉ薄膜などか
らなる半導体薄膜２をたとえばスパッタ法、ＣＶＤ法な
どにより形成する。つぎにレジスト層１１ａを塗布成形
し、絶縁性透明基板１の裏面露光によりゲート電極４に
自己整合してレジストマスク１１を形成する。このと
き、レジストマスク１１の幅はゲート電極４の幅にほぼ
一致するように露光量を調整する。

【０１００】つぎに、図１６（ｂ）に示すように、レジ
ストマスク１１を用いて、半導体薄膜２にＰなどの不純
物を高濃度にイオン注入し、ソース／ドレイン領域６を
形成する。

【０１０１】つぎに、図１６（ｃ）に示すように、レジ
ストマスク１１を除去後、再度、レジスト層１１ａを塗
布形成し、絶縁性透明基板１の裏面露光により、ゲート
電極４に自己整合してレジストマスク１１ｂを形成す
る。このとき、レジストマスク１１ｂの幅はゲート電極
４の幅よりも狭くなるように露光量を調整する。

【０１０２】つぎに、図１６（ｄ）に示すように、レジ
ストマスク１１ｂを用いて、再度、Ｐなどの不純物を半
導体薄膜２に低濃度にイオン注入する。その結果、不純
物が低濃度に注入されたＬＤＤ領域５を有するＬＤＤ構
造のＴＦＴが形成される。

【０１０３】なお、２回の裏面露光の露光強度とイオン
注入量の大小を逆の順に行っても同様のＬＤＤ構造を形
成できる。

【０１０４】［実施例１６］図１７（ａ）〜（ｄ）は逆
スタガ構造のＴＦＴでゲート電極を自己整合して２回の
イオン注入によりＬＤＤ構造を形成するさらに他の実施
例を示す工程断面説明図である。

【０１０５】まず、図１７（ａ）に示すように、絶縁基
板１上にゲート電極４を形成する。つぎにＳｉＯ₂など
からなるゲート絶縁膜３をたとえばスパッタ法、ＣＶＤ
法などにより形成する。つぎに、Ｓｉ薄膜などからなる
半導体薄膜２をたとえばスパッタ法、ＣＶＤ法などによ
り形成する。つぎにレジスト層１１ａを塗布形成し、絶
縁性透明基板１の裏面露光によりゲート電極４に自己整
合してレジストマスク１１を形成する。このとき、レジ
ストマスク１１の幅はゲート電極４の幅にほぼ一致する
ように露光量を調整する。

【０１０６】つぎに、図１７（ｂ）に示すように、レジ
ストマスク１１を用いて、半導体薄膜２にＰなどの不純
物を高濃度にイオン注入し、ソース／ドレイン領域６を
形成する。

【０１０７】つぎに、図１７（ｃ）に示すように、レジ
ストマスク１１をＯ₂などの等方性ドライエッチングで
エッチングする。このエッチングにより形成されたレジ
ストマスク１１ｂの幅はゲート電極４の幅よりも狭くな
る。マスク寸法の減少量はエッチング時間で制御でき
る。

【０１０８】つぎに、図１７（ｄ）に示すように、レジ
ストマスク１１ｂを用いて、再度、Ｐなどの不純物を半
導体薄膜２に低濃度にイオン注入する。その結果、不純
物が低濃度に注入されたＬＤＤ領域５を有するＬＤＤ構
造のＴＦＴがえられる。

【０１０９】［実施例１７］図１８は本発明のＴＦＴの
ＬＤＤ構造の実施例を示す図である。本実施例では、ソ
ース／ドレイン領域の高濃度領域と低濃度領域を縦方向
に形成したもので、いわば縦形のＬＤＤ構造のＴＦＴに
なる。

【０１１０】図１８において、絶縁基板１上に形成され
たソース／ドレイン電極７、８と、半導体薄膜が形成さ
れ、この上にゲート絶縁膜３とゲート電極４が形成され
ている。また、半導体薄膜にはＰ、Ｂなどの不純物がイ
オン注入されたソース／ドレイン領域５、６が形成され
ている。ここで、ゲート電極に近いソース／ドレイン領
域５の不純物の量は、ソース／ドレイン電極７、８に接
続されたソース／ドレイン領域６の不純物の量よりも少
なくなっている。オフ時の半導体層内の電流の流れはド
レイン電極８から不純物の多い領域６を通り、不純物の
少ない領域５を経て、チャネル領域２ａのゲート絶縁膜
３の界面付近を流れる。そして、今度は不純物の少ない
領域５を経て不純物の多い領域６を通ってソース電極７
へ流れる。このように、電流の流れる方向である膜厚方
向に、半導体薄膜２のソース／ドレイン領域のＬＤＤ構
造が形成されているので、オフ電流を低減することがで
きる。

【０１１１】前記半導体薄膜の厚さは、たとえば５００
〜５０００Å程度で、ソース／ドレイン高濃度領域６は
たとえば５０〜３０００Å程度、ソース／ドレイン低濃
度領域５は５００〜５０００Å程度に形成できる。

【０１１２】 前記実施例の製法は、ゲート電極４をマ
スクとした半導体薄膜２へのイオン注入において、たと
えば１００ｋｅＶ程度の高いエネルギーで、１０ ¹⁵ ／ｃ
ｍ²程度のドーズ量で高濃度に不純物を注入する工程
と、たとえば３０〜５０ｋｅＶ程度の低いエネルギー
で、１０ ¹³ ／ｃｍ²程度のドーズ量で低濃度に不純物を
注入する工程を行うものである。このばあい、ゲート絶
縁膜３の厚さは５００Å程度であった。このようにイオ
ン注入のエネルギー制御によって膜の任意の深さに不純
物を注入できる。高いエネルギーで高濃度の不純物のイ
オン注入は深い位置に高濃度のソース／ドレイン領域６
を形成できる。一方、低いエネルギーで低濃度の不純物
のイオン注入は表面から浅い位置に低濃度のソース／ド
レイン領域すなわちＬＤＤ領域５を形成できる。どちら
のイオン注入を先に行ってもよい。

【０１１３】前記実施例では、１回のフォトリソグラフ
ィ工程でレジストマスクを形成し、条件を変えたイオン
注入によりソース／ドレイン領域に縦形のＬＤＤ構造を
形成できるので、ＬＤＤ構造を形成するためのマスク数
の増加、高精度なマスク合わせの必要性をなくすること
ができる。

【０１１４】［実施例１８］図１９は本発明のＴＦＴの
縦形ＬＤＤ構造の他の実施例を示す断面説明図である。

【０１１５】絶縁基板１上に形成された半導体薄膜の上
に、ゲート絶縁膜３とゲート電極４が形成されている。
半導体薄膜のソース／ドレイン領域５、６はゲート電極
４に近い表面側で不純物の少ない領域５と底面側の不純
物の多い領域６で構成されている。また、ゲート絶縁膜
３と不純物の少ない領域５の一部分は除去されて、高不
純物濃度のソース／ドレイン領域６の上にソース／ドレ
イン電極７、８が形成されている。オフ時の半導体薄膜
内の電流の流れはドレイン電極８から不純物の高濃度な
領域６、低濃度な領域５を経てゲート絶縁膜３の界面付
近を流れるようになっており、半導体薄膜のソース／ド
レイン領域の膜厚方向にＬＤＤ構造が形成されているの
で、オフ電流を低減できる。

【０１１６】本実施例においては、ソース／ドレイン電
極７、８が、ゲート絶縁膜３と低濃度不純物領域５の一
部が除去されて、露出した高濃度不純物領域６の表面に
設けられている点において前記実施例１７と異なる。本
実施例によれば、ゲート電極４およびソース／ドレイン
電極７、８がいずれも表面側に設けられているため、接
続が便利である。

【０１１７】本実施例の製法は、まず前記実施例１７と
同様に、ゲート電極４をマスクとした半導体薄膜２への
イオン注入において、高いエネルギーで高濃度に不純物
を注入する工程と、低いエネルギーで低濃度に不純物を
注入する工程を行うものである。両イオン注入はどちら
を先に行ってもよい。高いエネルギーで高濃度の不純物
のイオン注入は高濃度不純物のソース／ドレイン領域６
を形成できる。一方、低いエネルギーで低濃度の不純物
のイオン注入は低濃度不純物のソース／ドレイン領域、
すなわちＬＤＤ領域５を形成できる。つぎに、ゲート絶
縁膜３と低濃度不純物のソース／ドレイン領域すなわち
ＬＤＤ領域５の一部分を除去して、高濃度不純物のソー
ス／ドレイン領域６を露出させ、ソース／ドレイン電極
７、８を設けることによりえられる。

【０１１８】［実施例１９］図２０は本発明のＴＦＴの
縦形ＬＤＤ構造のさらに他の実施例を示す断面説明図で
ある。本実施例はゲート電極を基板側に設ける逆スタガ
構造に縦形ＬＤＤ構造を適用した例である。

【０１１９】図２０に示されるように、透明絶縁基板１
上に形成されたゲート電極４の上に、ゲート絶縁膜３と
半導体薄膜が形成されている。裏面露光によりゲート電
極４に自己整合した半導体薄膜のソース／ドレイン領域
５、６はゲート電極４に近い底面側で不純物の少ない領
域５と表面側の不純物の多い領域６で構成されている。
また、不純物の多い領域６はソース／ドレイン電極７、
８と接続されている。オフ時の半導体薄膜内の電流の流
れはドレイン電極８から不純物の高濃度な領域６から低
濃度な領域５を経てチャネル領域２ａのゲート絶縁膜３
の界面付近を流れるようになっており、半導体薄膜のソ
ース／ドレイン領域５、６の膜厚方向にＬＤＤ構造が形
成されているので、オフ電流を低減できる。本実施例の
構造ではゲート電極が基板側にあるため、前実施例１
７、１８と異なり、半導体薄膜の深い側に低濃度不純物
領域（ＬＤＤ領域）が形成され、表面側に高濃度領域が
形成されている。そのためイオン注入の際、高い打込み
エネルギーで少ないドーズ量で打込み、低い打込みエネ
ルギーで多いドーズ量で打ち込むことになる。

【０１２０】 本実施例の製法は、半導体薄膜の成膜
後、透明絶縁基板１の特徴をいかして、ゲート電極４を
マスクとした裏面露光により、ゲート電極４に自己整合
したレジストマスクを形成する。前記レジストマスクを
用いた半導体薄膜へのイオン注入において、たとえば１
００ｋｅＶ程度の高いエネルギーで１０ ¹³ ／ｃｍ²程度
のドーズ量で低濃度に不純物を注入する工程と、たとえ
ば３０〜５０ｋｅＶ程度の低いエネルギーで、たとえば
１０ ¹⁵ ／ｃｍ²程度の高濃度に不純物を注入する工程を
行うものである。高いエネルギーで低濃度の不純物のイ
オン注入は低濃度不純物のソース／ドレイン領域、すな
わちＬＤＤ領域５を形成できる。一方、低いエネルギー
で、高濃度の不純物のイオン注入は高濃度不純物のソー
ス／ドレイン領域６を形成できる。高不純物濃度の領域
６はソース／ドレイン電極７、８と接続されることによ
りＴＦＴがえられる。

【０１２１】本実施例では、裏面露光によりゲート電極
４に自己整合したレジストマスクが形成されるので、高
精度なマスク合わせをする必要がない。

【０１２２】［実施例２０］図２１〜２２に本発明のＴ
ＦＴのさらに別の実施例の製造工程の断面説明図を示
す。本実施例ではＬＤＤ構造またはオフセット構造に加
えて別の対策を加え、さらなるオフ電流の低減を図って
いる。ＬＤＤ構造やオフセット構造でオフ電流の低減を
図るためには、ＬＤＤ長またはオフセット長を長くする
方法がある。しかし、あまりＬＤＤ長やオフセット長を
長くしすぎるとオフ電流を低減できても、オン電流も減
りＴＦＴ特性が劣化するという、うらはらの問題をかか
えており、ＬＤＤ長やオフセット長のみでは自ずと限界
があるという問題がある。本実施例では、オン電流はゲ
ート絶縁膜と半導体薄膜の界面の１００Å程度の厚さの
範囲のみしか流れないのに対し、オフ電流は半導体薄膜
のチャネル領域とソース／ドレイン領域との接合面積全
面にわたって流れることに着目し、チャネル領域とソー
ス／ドレイン領域との接合面積を減らしたものである。
このばあい、最初から半導体薄膜の厚さを薄くすると、
チャネル領域としてポリシリコンを使用したばあいその
結晶粒も小さくなり、電流特性を悪化させて好ましくな
い。とくに半導体薄膜として多くの電流をうるために、
アモルファスシリコンではなく、ポリシリコンが使われ
るが、ポリシリコンのばあい、結晶粒を大きくする必要
がある。そのため、比較的厚く半導体薄膜を形成したの
ちに、チャネル領域とソース／ドレイン領域との接合面
積を小さくしている。

【０１２３】つぎにＬＤＤ構造またはオフセット構造部
分の半導体薄膜をチャネル領域の半導体薄膜より薄くす
るＴＦＴの製法の一実施例を図２１〜２２を参照しなが
ら説明する。図２１〜２２において、１は石英などを用
いた絶縁基板、２は能動体層として用いられるＳｉなど
からなる半導体薄膜、３は半導体薄膜２上に形成された
ゲート絶縁膜、４はゲート絶縁膜３上に形成されたゲー
ト電極、５はゲート電極の両側の半導体薄膜に形成され
たＰ、Ｂなどの不純物を低濃度にドープしてあるＬＤＤ
領域、６は不純物を高濃度にドープしてあるソース／ド
レイン領域、７はソース電極、８はドレイン電極、９は
不純物を高濃度にドープしたソース／ドレイン領域６と
ソース電極７あるいはドレイン電極８と接続するための
コンタクトホール、１１はイオン注入時にＬＤＤ領域形
成のために用いられるホトレジスト膜、２０は少なくと
もチャネル領域２ａ、ゲート絶縁膜３、ゲート電極４、
ＬＤＤ領域５またはオフセット領域、ソース／ドレイン
領域６を形成後熱酸化処理をすることによりＴＦＴ表面
に形成された酸化膜である。

【０１２４】本ＴＦＴの製法を説明する。まず図２１
（ａ）に示すように、絶縁性基板１上に減圧ＣＶＤなど
でＳｉ薄膜を成膜しパターニングすることにより半導体
薄膜２の能動体層を形成する。ついで、図２１（ｂ）に
示すように、たとえば１０００℃で半導体薄膜２の表面
を熱酸化することにより、半導体薄膜２上にシリコンの
酸化膜よりなるゲート絶縁膜３を形成する。

【０１２５】このゲート絶縁膜３上にたとえばＰをドー
ピングしたＳｉなどからなるゲート電極用薄膜を成膜
し、ゲート電極パターンを作製するためのホトレジスト
膜１１をＳｉ薄膜上に作製する。ついで、ＳＦ₆ガスを
用いて、ホトレジスト膜１１をマスクとしてＳｉ薄膜を
ドライエッチングしてゲート電極４を形成する。このと
き、たとえば高周波電力０．２５Ｗ／ｃｍ²、ガス圧力
４０ｍＴｏｒｒの条件でドライエッチングを行うと図２
１（ｃ）中に示したように、サイドエッチングによりひ
さし構造が形成される。

【０１２６】このエッチング時には、本来等方性エッチ
ングであるが、縦方向のエッチングが早く進みゲート電
極用薄膜であるＰをドーピングしたＳｉ薄膜の深さ方向
にレジスト膜１１をマスクとしてエッチングがされる。
エッチングガスのＳＦ₆がプラズマ化しているので、Ｓ
ｉ薄膜のエッチングが底面までなされ、ゲート絶縁膜３
が露出するとフッ素ラジカルのプラズマ発光が強くな
る。これまでに行われるホトレジスト膜１１の下のＳｉ
薄膜のサイドエッチングは僅かしか行われないため、こ
のプラズマ発光を観測した時点から一定時間エッチング
を続けることにより、精度よくサイドエッチングをする
ことができ、任意の長さのひさし構造ができる。

【０１２７】ゲート電極４を形成するためのエッチング
は、前述のＳＦ₆ガス以外にもＣＦ₄ガスやＳＦ₆または
ＣＦ₄とＯ₂とを混合したガスなどによるドライエッチン
グで行うこともできるし、フッ酸、硝酸系のウェットエ
ッチングにより行うこともできる。

【０１２８】ついで図２１（ｄ）に示すように、ソース
／ドレイン領域６を作製するためにたとえばＰを高濃度
にイオン注入する。このとき、図２１（ｄ）に示すよう
に、レジスト膜で形成されたひさしの下にはイオンは注
入されない。

【０１２９】つぎにホトレジスト膜１１を除去したの
ち、図２１（ｅ）に示すように、２回目のイオン注入に
より、ゲート電極の両端部で図２１（ｄ）でイオンが注
入されなかった領域に低濃度にイオンを注入しＬＤＤ領
域５とする。

【０１３０】ついで、図２１（ｅ）の工程までに形成さ
れた基板全体をたとえば９５０℃で熱酸化し膜全体に熱
酸化膜２０を形成する。熱酸化を行うとたとえば図２１
（ｅ）で示したＬＤＤ領域５とゲート絶縁膜３の界面に
おいて、熱酸化によりこの界面は侵食され小さくなる。
この小さくなった距離ｄ₃は、図２２（ｆ）の熱酸化で
形成された熱酸化膜の厚さをｔとするとｄ₃＝０．４４
ｔで示されることが知られている。この処理により、Ｌ
ＤＤ領域の膜厚を少なくとも薄くすることができる。こ
のとき、ゲート電極４の下にあるチャネル領域２ａにお
いては、ゲート電極４が熱酸化時に酸素が供給されるこ
とを防ぐマスクとなるため熱酸化はされず、その結果膜
厚減少は生じない。以上の結果、図２２（ｆ）に示すよ
うに、ＬＤＤ領域５およびソース／ドレイン領域６がチ
ャネル領域２ａより薄く、全体にゲート絶縁膜３より厚
い絶縁膜２０が形成されたＴＦＴ構造がえられる。この
増加した酸化膜の厚さｄ₃すなわち半導体薄膜の薄くな
った厚さは、半導体薄膜２の厚さにもよるが、５０〜１
００Å程度形成されれば充分で、半導体薄膜の厚さの半
分程度形成すれば非常に効果がある。また、熱処理時に
ソース／ドレイン領域６からＬＤＤ領域５への不純物拡
散があるが、せいぜい１０００〜２０００Å程度のため
特性に影響しない。

【０１３１】図２２（ｇ）に示すように、ソース／ドレ
イン領域６上の絶縁膜２０中にコンタクトホール９を形
成する。

【０１３２】図２２（ｈ）に示すように、コンタクトホ
ール９を介しソース／ドレイン領域６に接続するソース
電極７とドレイン電極８を形成する。

【０１３３】このようにして製造された本発明のＴＦＴ
の動作について説明する。ソース電極７とドレイン電極
８のあいだに電圧を印加した状態で、ソース電極７とゲ
ート電極４間に印加する電圧を変化することによりソー
ス電極７とドレイン電極８のあいだに流れるドレイン電
流を変化させることができ、図２２（ｈ）に示すＴＦＴ
はスイッチング素子として使用することができる。

【０１３４】アクティブマトリックス液晶ディスプレイ
のスイッチング素子として使用されるばあいには、ＴＦ
Ｔのオフ時のドレイン電流は少なくとも液晶のリーク電
流以下にすることが必要である。とくに、半導体薄膜２
の材料として多結晶Ｓｉ膜を用いたばあいは、多結晶Ｓ
ｉ膜中に存在する結晶粒界のため、フィールド エンハ
ンスド エミッション電流が流れ、オフ時のドレイン電
流が大きくなる。

【０１３５】このオフ時のドレイン電流は、結晶粒界に
存在するダングリングボンドとドレイン近傍の電界強度
に比例すると一般的に言われている。このため、オフ時
のドレイン電流低減のためには、ドレイン近傍の電界強
度を低減することが必要であり、図２２（ｈ）に示した
ＴＦＴにおいては電界強度を弱めるためにＬＤＤ構造と
なっている。

【０１３６】しかし、ＬＤＤ構造で、オフ時のドレイン
電流をより一層低減するためには、ＬＤＤ長を長くする
か、ＬＤＤ領域の不純物のドーピング濃度を下げること
が一般的に行われてきたが、前述のように、ＬＤＤ領域
はオン時にはＴＦＴの直列抵抗として働くため、オン電
流の低減を引き起こす問題がある。そこで、本構造にお
いてはＬＤＤ部の膜厚を熱酸化法で薄くし、接合部の断
面積を低減することにより、オフ電流をよりいっそう低
減している。もちろん、接合部の断面積を低減するため
には図１（ａ）の時点で成膜する半導体薄膜２の膜厚を
成膜時から薄くしておくことも可能であるが、このばあ
いたとえばコバヤシらによる「ジャーナル オブ アプ
ライド フィジックス」（Journal of Applied Physic
s），第６５巻、１９８９年、２５４１頁に示されてい
るように、形成される結晶粒径が小さくなる問題があ
る。一般的に結晶粒径が小さくなると、電子の移動の障
壁となる結晶粒界の数が増えるためオン時のドレイン電
流の低下をもたらす。

【０１３７】図２１〜２２に示した方法では、ＴＦＴの
形成後、熱酸化を行っているために、ＬＤＤ領域５とソ
ース／ドレイン領域６の膜厚は薄くなっているが、ゲー
ト電極４の下のチャネル領域２ａの膜厚は、既に述べた
ように、ゲート電極４が熱酸化時にマスクとして働くた
め薄くならない。このため、単にチャネル領域２ａの膜
厚を薄くしたときと比べ、チャネル領域２ａの膜厚を厚
くでき、その結果結晶粒径を大きくできるので、オン時
のドレイン電流の低下を防ぎつつ、接合部断面積を少な
くしオフ時のドレイン電流を低減することができる。

【０１３８】本実施例では熱酸化をすることによりＬＤ
Ｄ領域５およびソース／ドレイン領域を薄くしたが、熱
酸化法によらないで、ウェットエッチングまたはドライ
エッチングによるエッチングにより半導体薄膜を薄くし
て、再度表面に絶縁膜を設けてもよい。

【０１３９】［実施例２１］実施例２０では、図２２
（ｆ）で示したように、ＴＦＴをそのまま熱酸化してい
たが、熱酸化時にゲート電極として用いるたとえばＰを
ドーピングしたＳｉ膜などからなるゲート電極４からＰ
などの不純物が抜けるのを防ぐために、図２３に示すよ
うに、たとえばＳｉＯ₂などからなる保護膜２１でＴＦ
Ｔを覆っておいてから熱酸化してもよい。そうすること
により、ゲート配線の抵抗低下の改善をできる。

【０１４０】［実施例２２］実施例２０、２１では、共
にＬＤＤ領域５に不純物が低濃度にドーピングされたＬ
ＤＤ構造について述べたが、この部分は図２１（ｅ）の
工程をスキップすることにより不純物をＬＤＤ領域５に
意図的にドーピングしないオフセット構造としてもよ
い。このばあいも実施例２０、２１と同様の効果がえら
れる。

【０１４１】

【発明の効果】本発明によれば、特別のフォトリソグラ
フィ工程を必要とせず、ゲート電極を自己整合させるこ
とによりＬＤＤ領域またはオフセット領域と高濃度のソ
ース／ドレイン領域とを形成することができるため、簡
単な工程で精度のよいＬＤＤ構造またはオフセット構造
のＴＦＴをうることができる。

【０１４２】さらに、ＬＤＤ領域と高濃度のソース／ド
レイン領域を半導体薄膜の厚さ方向に形成することによ
り、ゲート電極を自己整合させてイオン打込みのエネル
ギーを変えるだけでＬＤＤ構造のＴＦＴをうることがで
き打込みエネルギーの制御はし易いため、いっそう精度
のよいＴＦＴをうることができる。

【０１４３】その結果、安価で高性能なＴＦＴをうるこ
とができ、アクティブマトリックス液晶ディスプレイな
ど、平面型表示装置のコストダウンおよび高性能化に大
いに寄与する。

【図面の簡単な説明】

【図１】 本発明の実施例１のＴＦＴの製造工程を示す
断面説明図である。

【図２】 本発明の実施例２のＴＦＴの製造工程を示す
断面説明図である。

【図３】 本発明の実施例３のＴＦＴの製造工程の前半
を示す断面説明図である。

【図４】 本発明の実施例３のＴＦＴの製造工程の後半
を示す断面説明図である。

【図５】 本発明の実施例４のＴＦＴの製造工程を示す
断面説明図である。

【図６】 本発明の実施例５のＴＦＴの製造工程を示す
断面説明図である。

【図７】 本発明の実施例６のＴＦＴの製造工程を示す
断面説明図である。

【図８】 本発明の実施例７のＴＦＴの製造工程を示す
断面説明図である。

【図９】 本発明の実施例８のＴＦＴの製造工程を示す
断面説明図である。

【図１０】 本発明の実施例９のＴＦＴの製造工程を示
す断面説明図である。

【図１１】 本発明の実施例１０のＴＦＴの製造工程を
示す断面説明図である。

【図１２】 本発明の実施例１１のＴＦＴの製造工程を
示す断面説明図である。

【図１３】 本発明の実施例１２のＴＦＴの製造工程を
示す断面説明図である。

【図１４】 本発明の実施例１３のＴＦＴの製造工程の
前半を示す断面説明図である。

【図１５】 本発明の実施例１３のＴＦＴの製造工程の
後半を示す断面説明図である。

【図１６】 本発明の実施例１５のＴＦＴの製造工程を
示す断面説明図である。

【図１７】 本発明の実施例１６のＴＦＴの製造工程を
示す断面説明図である。

【図１８】 本発明の実施例１７のＴＦＴの断面説明図
である。

【図１９】 本発明の実施例１８のＴＦＴの断面説明図
である。

【図２０】 本発明の実施例１９のＴＦＴの断面説明図
である。

【図２１】 本発明の実施例２０のＴＦＴの製造工程の
前半を示す断面説明図である。

【図２２】 本発明の実施例２０のＴＦＴの製造工程の
後半を示す断面説明図である。

【図２３】 本発明の実施例２１のＴＦＴの断面説明図
である。

【図２４】 従来のＴＦＴの製造工程の前半を示す断面
説明図である。

【図２５】従来のＴＦＴの製造工程の後半を示す断面説
明図である。

【図２６】 従来のＬＤＤ構造のＭＯＳＦＥＴの製造工
程を示す断面説明図である。

【符号の説明】

１ 絶縁基板、２ 半導体薄膜、２ａ チャネル領域、
３ ゲート絶縁膜、４ ゲート電極、５ ＬＤＤ領域
（低濃度不純物領域）、６ ソース／ドレイン領域、１
０ オフセット領域、１２ 平坦化絶縁膜、１３ スペ
ーサ、１４ 熱酸化膜、１９ 保護膜、３１ 第１ゲー
ト絶縁膜、３２ 第２ゲート絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 優 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料デバイス研究所内 (72)発明者 来住 久敏 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料デバイス研究所内 (72)発明者 林 正美 尼崎市塚口本町８丁目１番１号 三菱電 機株式会社 材料デバイス研究所内 (56)参考文献 特開 平２−83939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板上に半導体薄膜が設けられ、該
   半導体薄膜上に絶縁膜を介してゲート電極が設けられ、
   該ゲート電極の両側の前記半導体薄膜に不純物が導入さ
   れてソース／ドレイン領域が形成されてなる薄膜トラン
   ジスタであって、 前記半導体薄膜のソース／ドレイン領域の不純物濃度が
   膜厚方向で異なっており、半導体薄膜の表面側が低濃度
   領域に形成されてなる縦形のＬＤＤ構造を有し、 前記半導体薄膜の表面側の低濃度不純物領域が部分的に
   エッチングされることにより除去され、露出した高濃度
   不純物領域であるソース／ドレイン領域の表面にソース
   ／ドレイン電極が接続されてなる 薄膜トランジスタ。
2. 【請求項２】 絶縁性透明基板上にゲート電極が形成さ
   れ、該ゲート電極上にゲート絶縁膜および半導体薄膜が
   設けられ、該ゲート電極の両側の前記半導体薄膜に不純
   物が導入されてソース／ドレイン領域が形成されてなる
   薄膜トランジスタであって、前記半導体薄膜のソース／
   ドレイン領域の不純物濃度が膜厚方向で異なっており、
   半導体薄膜の裏面側が低濃度領域に形成されてなる縦形
   のＬＤＤ構造を有する薄膜トランジスタ。
3. 【請求項３】 絶縁性透明基板上にゲート電極を設ける
   工程、 該ゲート電極上にゲート絶縁膜と半導体薄膜とレジスト
   膜を順次設け、 ついで裏面露光により前記ゲート電極に自己整合したレ
   ジストマスクを形成する工程、 該レジストマスクをマスクとして低エネルギーで高濃度
   に不純物のイオン注入を行うことにより半導体薄膜の表
   面側に高濃度のソース／ドレイン領域を形成する工程、
   および 前記レジストマスクをマスクとして高エネルギーで低濃
   度に不純物のイオン注入を行うことにより半導体薄膜の
   底面側に低濃度の不純物領域を形成する工程からなる薄
   膜トランジスタの製法。