JP2001177104A - 薄膜トランジスタとその製造方法および薄膜トランジスタを備えた液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、電子移動度の大きな多結晶シリコ
ンＴＦＴの特徴を維持したままＴＦＴとしてのオフ電流
の上昇を抑えることができるようにした薄膜トランジス
タの提供を目的とする。 【解決手段】 本発明は、ゲート絶縁膜４上にゲート電
極５が設けられ、基板２上の半導体層３のソース領域に
はソース電極１３が接続され、ドレイン領域にはドレイ
ン電極１５が接続されるとともに、ソース領域およびド
レイン領域が、各々、ソース電極あるいはドレイン電極
に接続される最高濃度の第１の不純物導入層８、９と、
第１の不純物導入層よりもチャネル部側に位置し第１の
不純物導入層よりも低濃度の第２の不純物導入層１８、
２０と、第２の不純物導入層よりも更にチャネル部側に
位置し第２の不純物導入層よりも低濃度の第３の不純物
導入層１９、２１とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多結晶シリコンの
半導体層を有し、不純物導入層を３段階の濃度を有する
構造から構成した薄膜トランジスタとその製造方法並び
にその薄膜トランジスタを備えた液晶表示装置に関す
る。

【０００２】

【従来の技術】図１２は、従来のトップゲート型薄膜ト
ランジスタ（Thin Film Transistor,以下必要に応じて
ＴＦＴと略称する）の一構造例を示すものである。この
図に示す従来のＴＦＴは、例えばガラス等の基板１００
の上に多結晶シリコンからなる半導体層１０１が形成さ
れ、その中央部上にゲート絶縁膜１０２が形成され、ゲ
ート絶縁膜１０２上にゲート電極１０３が形成されてい
る。また、半導体層１０１の両端側に高濃度の不純物
（イオン）が導入された半導体層からなるソース領域１
０５またはドレイン領域１０６が形成され、これらソー
ス領域１０５とドレイン領域１０６とに挟まれた半導体
層中央部領域がチャネル部１０７とされている。更に、
これらソース領域１０５、ドレイン領域１０６をなす半
導体層はゲート絶縁膜１０２の下方に侵入された形で形
成され、ゲート絶縁膜１０２の下方に侵入されたソース
領域１０５ａとソース領域１０６ａはいずれも低濃度の
不純物（イオン）導入層とされている。

【０００３】そして、ゲート絶縁膜１０２、半導体層１
０１とそのソース領域１０５およびドレイン領域１０６
を覆うように絶縁膜１０８が形成され、ソース領域１０
５上の絶縁膜１０８にコンタクトホール１１０が形成さ
れ、ドレイン領域１０６上の絶縁膜１０８にコンタクト
ホール１１１が形成されるとともに、前記コンタクトホ
ール１１０の部分においてソース領域１０５に接続する
ソース電極１１２が形成され、前記コンタクトホール１
１１の部分においてドレイン領域１０６に接続するドレ
イン電極１１３が形成されている。

【０００４】

【発明が解決しようとする課題】ところで、近年、液晶
表示装置の基板等に用いられるＴＦＴにおいて、前記の
半導体層として多結晶シリコンが多用されるようになっ
てきた。これは、多結晶シリコンはアモルファスシリコ
ンに比べてキャリアの移動度が大きく、アモルファスシ
リコンの移動度が０.３〜１ｃｍ²／Ｖ・sec程度である
のに対して、多結晶シリコンの移動度は１０〜１００ｃ
ｍ²／Ｖ・sec程度であるとされている。従っていわゆる
多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴ
に比べてキャリアの移動度が大きいことから駆動能力が
大きく、高速動作が可能となるという利点を有してい
る。

【０００５】しかしながら、図１２に示すような従来の
多結晶シリコンＴＦＴは、電子の移動度が大きいという
利点を有する反面、オフ電流（Ｉ_OFF）が大きくなると
いう欠点を有しており、この多結晶シリコンＴＦＴを液
晶表示装置に用いた場合、オフ電流が大きいと、画素に
蓄積した信号電荷が充分に保持できないという問題が生
じるおそれがある。そこで、この種の多結晶シリコンＴ
ＦＴにおいてオフ電流を小さくするための種々の対策が
講じられている状況である。

【０００６】例えば、図１２に示す構造の多結晶シリコ
ンＴＦＴにおいて、ソース電極１１２がソース領域１０
５と接続する部分、および、ドレイン電極１１３がドレ
イン領域１０６と接続する部分において、接続抵抗をで
きるだけ少なくして電子の移動を円滑に行うようにする
ためには、ソース領域１０５とドレイン領域１０６の不
純物打込濃度をできる限り高くする方が望ましいと考え
らえるが、ソース領域１０５ａとドレイン領域１０６ａ
の不純物打込濃度を高くし過ぎると前述のオフ電流（Ｉ
_OFF）が更に大きくなってしまうという問題がある。

【０００７】本発明は前記事情に鑑みてなされたもの
で、電子移動度の大きな多結晶シリコンＴＦＴの特徴を
維持したままＴＦＴとしてのオフ電流の上昇を抑え、オ
ン電流とオフ電流とのオンオフ比も高くすることができ
るようにした薄膜トランジスタとその製造方法およびそ
の薄膜トランジスタを備えた液晶表示装置の提供を目的
とする。また、本発明の薄膜トランジスタを備えた液晶
表示装置は、オフ電流を少なくすることで画素に蓄積し
た信号電荷を十分に保持でき、表示品質の良好な構造の
提供を目的とする。

【０００８】

【課題を解決するための手段】本発明は前述の事情に鑑
みてなされたもので、少なくとも表面が絶縁体である基
板上に多結晶シリコンからなる半導体層が設けられ、該
半導体層中に不純物を導入してなるソース領域およびド
レイン領域が該半導体層の両側に位置しそれらの間にチ
ャネル部を形成して設けられ、前記チャネル部上に前記
ソース領域と前記ドレイン領域とに跨がってゲート絶縁
膜が設けられ、該ゲート絶縁膜上にゲート電極が設けら
れ、前記ソース領域にはソース電極が接続され、前記ド
レイン領域にはドレイン電極が接続されるとともに、前
記ソース領域および前記ドレイン領域が、各々、前記ソ
ース電極あるいはドレイン電極に接続される最高濃度の
第１の不純物導入層と、前記第１の不純物導入層よりも
前記チャネル部側に位置し前記第１の不純物導入層より
も低濃度の第２の不純物導入層と、前記第２の不純物導
入層よりも更に前記チャネル部側に位置し前記第２の不
純物導入層よりも低濃度の第３の不純物導入層とからな
ることを特徴とする。

【０００９】不純物導入層をイオン導入濃度毎に３段階
構造にしたので、第１の不純物導入層のイオン濃度をで
きるだけ高くすることができ、この第１の不純物導入層
はソース領域とドレイン領域に個々に形成され、各々ソ
ース電極とドレイン電極との接続部分とするので、イオ
ン導入濃度が高ければコンタクト抵抗を低くすることが
できる。また、チャネル部に接する側の第３のイオン導
入層は、不純物導入層をイオン導入濃度毎に３段階構造
にしたので、イオン導入濃度をできるだけ低くすること
ができ、よってオフ電流を小さくすることができ、結果
的にオンオフ比の良好なトランジスタ特性の優れた薄膜
トランジスタが得られる。

【００１０】本発明は前述の事情に鑑みてなされたもの
で、前記ゲート電極が、前記ゲート絶縁膜に近い側の第
１の電極膜と前記ゲート絶縁膜から離れた側の第２の電
極膜とからなる２層構造であることを特徴とする。

【００１１】本発明は前述の事情に鑑みてなされたもの
で、前記第１の不純物導入層のイオン導入濃度をＱ⁺⁺、
前記第２の不純物導入層のイオン導入濃度をＱ⁺、前記
第３の不純物導入層のイオン導入濃度をＱ⁰とすると、
５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ ions／ｃｍ³、１０¹⁷≦Ｑ⁺
≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁰≦１０¹⁷ io
ns／ｃｍ³の関係が満足されることを特徴とする。これ
らの濃度の第１の不純物導入層と第２の不純物導入層と
第３の不純物導入層であるならば、第１の不純物導入層
とソース電極あるいはドレイン電極とのコンタクト抵抗
を確実に低減することができ、チャネル部側に接続する
第３の不純物導入層のイオンを確実に低濃度にできるの
で、オン電流の高い、オフ電流の低い、オンオフ比の高
いトランジスタ特性の優れた薄膜トランジスタが確実に
得られる。

【００１２】本発明は、前記第１の不純物導入層のイオ
ン導入濃度をＱ⁺⁺、前記第２の不純物導入層のイオン導
入濃度をＱ⁺、前記第３の不純物導入層のイオン導入濃
度をＱ⁰とすると、１０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ ions／
ｃｍ³、１０¹⁵≦Ｑ⁺≦１０¹⁷ions／ｃｍ³、１０¹⁴≦Ｑ⁰
≦５×１０¹⁵ ions／ｃｍ³の関係が満足されることを
特徴とする。これらのイオン濃度とすることで、特にチ
ャネル部側に接続する第３のイオン導入層のイオン導入
濃度を低くできるので、オフ電流の低い薄膜トランジス
タが得られる。

【００１３】本発明の液晶表示装置は、一対の基板間に
液晶層が挟持され、前記一対の基板のうち、一方の基板
に画素電極が設けられ、更に該基板に画素電極駆動用と
して先のいずれかに記載の薄膜トランジスタが設けられ
てなることを特徴とする。先に記載の薄膜トランジスタ
であるならば、多結晶シリコンＴＦＴがアモルファスシ
リコンに比べて本来有するキャリアの移動度が大きく駆
動能力が高いとともに高速動作が可能な特徴を有した
上、オン電流とオフ電流の比、オンオフ比の高い良好な
トランジスタ特性の薄膜トランジスタを駆動用に備える
ので、液晶駆動時の高速スイッチングが可能で、画素電
極に蓄積した電荷を充分に保持できる良好な表示状態を
得ることができる。

【００１４】本発明の薄膜トランジスタの製造方法は、
少なくとも表面が絶縁性である基板上に多結晶シリコン
からなるアイランド状の半導体層を形成し、該半導体層
上に該半導体層の両端部を残して該半導体層の中央部を
覆うゲート絶縁膜を形成し、該ゲート絶縁膜上に該ゲー
ト絶縁膜と前記半導体層の両端部を覆うゲート電極形成
用の電極膜を形成し、該電極膜上に前記ゲート絶縁膜の
両端部を除いて前記ゲート絶縁膜中央部を覆うマスク層
を形成し、前記マスク層と前記電極膜の上から第１のイ
オンドーピングを行って前記ゲート絶縁膜に覆われてい
ない半導体層両端部側に最高濃度の第１の不純物導入層
を形成すると同時に前記マスク層に覆われてない半導体
層両端部側であって前記第１の不純物導入層の内側に第
２の不純物導入層を形成し、この後、前記マスク層を基
に前記電極膜のパターニングを行って前記半導体層両端
部側の前記第２の不純物導入層よりも内側の前記半導体
層中央部に対応するゲート電極を形成し、次いで前記マ
スク層を除去し、この後に前記第２の不純物導入層より
も低濃度になるように先の第１のイオンドーピングより
も低濃度の第２のイオンドーピングを行い、前記ゲート
電極に覆われていない前記半導体層の領域であって前記
第２の不純物導入層よりも内側の領域に第３の不純物導
入層を形成することを特徴とする。

【００１５】半導体層とゲート絶縁膜と電極膜とマスク
層を備えた積層体に第１のイオンドーピング処理を行う
ことで、ゲート絶縁膜に覆われていない半導体層の端部
側に最高濃度の第１の不純物導入層を、ゲート絶縁膜に
覆われている半導体層の端部側に第２の濃度の第２の不
純物導入層を同時に１回のイオンドーピング処理にて形
成することができる。次に、レジスト層により金属膜を
パターニングしてレジストを除去してから低濃度の第２
のイオンドーピング処理を行うことにより、先に形成し
た第２の不純物導入層よりも更にイオン濃度の低い第３
の不純物導入層を形成できる。そして、この第３の不純
物導入層の形成位置精度をレジスト層により金属膜をエ
ッチングする際のエッチング精度で制御できるので、第
３の不純物導入層を正確に形成できる。また、２段階の
不純物導入濃度の構造を製造する場合と比較し、本発明
方法を実施する際に、新たに追加する工程は、第２のイ
オンドーピング処理で行う第３の不純物導入層の形成で
あり、１つの工程を追加するのみで３段階の不純物濃度
の構造を実現できる。また、第２のイオンドーピング処
理は特に新規のフォトリソ工程や追加で使用するマスク
の必要がないので容易に実現できる。

【００１６】本発明の薄膜トランジスタの製造方法は、
前記ゲート電極をゲート絶縁膜に近い側の第１の電極膜
と前記ゲート絶縁膜から離れた側の第２の電極膜からな
る２層構造とし、前記第２の電極膜のみを前記マスク層
を基にパターニングして前記マスク層の両端部よりも内
側の前記マスク層中央部に対応する第２の電極膜加工部
を形成し、この後に前記最高濃度の第１のイオンドーピ
ングを行い、前記第１の不純物打込層と第２の不純物打
込層を形成し、この後に前記第１の電極膜のみを前記第
２の電極膜加工部と同じ形状にパターニングして第１の
電極膜加工部として前記第２の電極膜加工部と第１の電
極膜加工部からなるゲート電極を形成することを特徴と
する。

【００１７】ゲート電極を２層構造とすることで、第１
のイオンドーピング時に下層側の電極膜で半導体層を保
護することができ、第１のイオンドーピング後に行うマ
スク層の除去時に半導体層を一方の電極膜で保護でき
る。また、上層側の第２の電極膜は良好な導電性が得ら
れるように充分に厚く形成し、下層側の第１の電極膜は
容易に打込イオンが透過するように充分に薄く形成する
ことが可能となる。下層側の第１の電極膜を薄く形成す
ることにより、イオンドーピングを短時間で行うことが
可能となり、製造が容易となるとともに、低加速電圧で
イオンドーピングを行うことが可能となり、基板等へ不
要なダメージを与えることがなくなる。

【００１８】本発明の薄膜トランジスタの製造方法にお
いて、前記第１の電極膜をチタンまたはチタン合金から
形成し、前記第２の電極膜を銅または銅合金から形成す
ることができる。本発明の薄膜トランジスタの製造方法
において、前記第１の電極膜をアルミニウムまたはアル
ミニウム合金から形成し、前記第２の電極膜をチタンま
たはチタン合金から形成することができる。本発明の薄
膜トランジスタの製造方法において、前記第１の電極膜
をクロムまたはクロム合金から形成し、前記第２の電極
膜をアルミニウムまたはアルミニウム合金から形成する
ことができる。

【００１９】これら金属材料の組み合わせにより、第１
の電極膜用と第２の電極膜用に異なるエッチング液を利
用することができ、これらの金属材料であるならば、２
層構造で最初のエッチング液で第１の電極膜のみを選択
的にエッチングし、次に別のエッチング液で第１の電極
膜をエッチングすることなく第２の電極膜のみを選択的
にエッチングするエッチング液を容易に選択することが
できる。

【００２０】

【発明の実施の形態】以下に本発明に係る実施形態につ
いて詳細に説明する。図１と図２は、本実施形態のトッ
プゲート型多結晶シリコン薄膜トランジスタを有する薄
膜トランジスタアレイ基板の要部を示すもので、この実
施形態の薄膜トランジスタアレイ基板は、例えば、図９
と図１０を基に後述する液晶表示装置に組み込まれて使
用されるものである。本実施形態の薄膜トランジスタ１
は、図１に示すように、例えばガラス等の表面を絶縁性
とした透明の基板２上に、多結晶シリコンからなる半導
体層３がアイランド状に形成され、その中央部上にＳｉ
Ｏ_x等からなるゲート絶縁膜４が形成され、ゲート絶縁
膜４上にチタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム
（Ａｌ）、クロム（Ｃｒ）等の金属からなる２層構造の
ゲート電極５が形成され、ゲート電極５は図示略のゲー
ト配線の一部と一体化されている。

【００２１】本実施形態において、前記ゲート電極５
は、ゲート絶縁膜４に近い側のＴｉからなる第１の電極
膜６とゲート絶縁膜４から離れた側のＣｕからなる第２
の電極膜７とから構成されている。なお、第１の電極膜
６と第２の電極膜７を形成する導電性の金属材料はこの
組み合わせの外に、第１の電極膜６をＡｌから形成した
場合に第２の電極膜７をＴｉから形成する組み合わせ、
第１の電極膜６をＣｒから形成した場合に第２の電極膜
７をＡｌから形成する組み合わせ等、種々の組み合わせ
を採用することができるが、これらの組み合わせに限る
ものではなく、他の導電性金属材料の組み合わせを採用
しても良い。

【００２２】前記半導体層３の両端部側には、イオンを
導入して形成されたソース領域（ソース領域側の第１の
不純物導入層）８とドレイン領域（ドレイン領域側の第
１の不純物導入層）９とが形成され、これらソース領域
８とドレイン領域９と先のゲート絶縁膜４を覆って絶縁
膜１０が形成されるとともに、ソース領域８上の絶縁膜
１０にコンタクトホール１１が形成され、ドレイン領域
９上の絶縁膜１０にコンタクトホール１２が形成され、
前記コンタクトホール１１の部分においてソース領域８
に接続するソース電極１３が形成され、前記コンタクト
ホール１２の部分においてドレイン領域９に接続するド
レイン電極１５が形成されている。

【００２３】次に、前記半導体層３の中央部側において
前記ゲート電極５に対応する部分にはチャネル部１６が
形成され、前記半導体層３においてソース領域８を形成
した側には、ソース領域８側からチャネル部１６側にか
けて第２の不純物導入層１８と第３の不純物導入層１９
とがこの順に、いずれもゲート絶縁膜４の下に位置する
ように形成され、前記半導体層３においてドレイン領域
９を形成した側にはドレイン領域９側からチャネル部１
６側にかけて第２の不純物導入層２０と第３の不純物導
入層２１とがこの順に、いずれもゲート絶縁膜４の下に
位置するように形成されている。

【００２４】前記半導体層３のソース側に形成されたソ
ース領域（第１の不純物導入層）８と第２の不純物導入
層１８と第３の不純物導入層１９とは、この順にイオン
の打込濃度（イオン導入濃度）が低くなるように形成さ
れた層であり、半導体層３のドレイン側に形成されたド
レイン領域（第１の不純物導入層）９と第２の不純物導
入層２０と第３の不純物導入層２１とは、この順にイオ
ンの打込濃度（イオン導入濃度）が低くなるように形成
された層である。ここで各層に導入されるイオンの種類
は、薄膜トランジスタがｎ型かｐ型かによって異なる。
薄膜トランジスタとしてｎ型とする場合は、Ｐ⁺、Ａｓ⁺
などを打ち込むことが好ましく、薄膜トランジスタとし
てｐ型とするためにはＢ⁺などを打ち込むことが好まし
い。

【００２５】より具体的には、第１の例として、ソース
領域（第１の不純物導入層）８とドレイン領域（第１の
不純物導入層）９のイオン導入濃度をＱ⁺⁺、前記第２の
不純物導入層１８、２０のイオン導入濃度をＱ⁺、前記
第３の不純物導入層１９、２１のイオン導入濃度をＱ⁰
とすると、５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ ions／ｃｍ³、
１０¹⁷≦Ｑ⁺≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁰
≦１０¹⁷ ions／ｃｍ³の関係が満足されるように各層
にイオンが導入されてなることが好ましい。ただし、こ
れらの範囲内でも、第１の不純物導入層８、９と第２の
不純物導入層１８、２０との間のイオン濃度は１０倍程
度異なることが好ましく、第２の不純物導入層１８、２
０と第３の不純物導入層１９、２１との間のイオン濃度
は１０倍程度異なることが好ましい。

【００２６】次に、イオンの打込濃度の第２の例とし
て、ソース領域（第１の不純物導入層）８とドレイン領
域（第１の不純物導入層）９のイオン導入濃度をＱ⁺⁺、
前記第２の不純物導入層１８、２０のイオン導入濃度を
Ｑ⁺、前記第３の不純物導入層１９、２１のイオン導入
濃度をＱ⁰とすると、１０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ions／
ｃｍ³、１０¹⁵≦Ｑ⁺≦１０¹⁷ ions／ｃｍ³、１０¹⁴≦
Ｑ⁰≦５×１０¹⁵ions／ｃｍ³の関係が満足されるように
各層にイオンが導入されてなることが好ましい。ただ
し、これらの範囲内でも、第１の不純物導入層８、９と
第２の不純物導入層１８、２０との間のイオン濃度は１
０倍程度異なることが好ましく、第２の不純物導入層１
８、２０と第３の不純物導入層１９、２１との間のイオ
ン濃度は１０倍程度異なることが好ましい。

【００２７】図１に示す構造の薄膜トランジスタ１は、
第１の不純物導入層８、９、第２の不純物導入層１８、
２０、第３の不純物導入層１９、２１の順に不純物導入
濃度を３段階に順次薄くなる構造にしたので、第１の不
純物導入層８、９の不純物導入濃度をできるだけ高くす
ることができ、この第１の不純物導入層８、９はソース
領域とドレイン領域に個々に形成され、各々ソース電極
１３とドレイン電極１５との接続部分となっているの
で、イオン導入濃度が高ければコンタクト抵抗を低くす
ることができる。また、不純物導入層をイオン導入濃度
毎に３段階構造にしたので、チャネル部１６に接する側
の第３のイオン導入層１９、２１のイオン導入濃度をで
きるだけ低くすることができ、よってオフ電流、即ち、
薄膜トランジスタのオフ時のリーク電流を小さくするこ
とができ、結果的にオンオフ比の良好なトランジスタ特
性の優れた薄膜トランジスタが得られる。

【００２８】次に、図１と図２に示す薄膜トランジスタ
１を製造する方法について図３ないし図８を基に以下に
説明する。まず、ガラス等の透明の基板２上にＣＶＤ法
などの成膜法を利用して多結晶シリコン膜を成膜し、こ
の多結晶シリコン膜をフォトリソグラフィ、エッチング
によりパターニングしてアイランド状の図３に示すよう
な半導体層３を形成する。次に、ゲート絶縁膜用のＳｉ
Ｏ_x膜あるいはＳｉＮ_x膜を基板２上と半導体層３上とに
成膜し、このＳｉＯ_x膜をフォトリソグラフィ、エッチ
ングによりパターニングして図３に示すように半導体層
３の両端部３ａ、３ｂを除く部分を覆うアイランド状の
ゲート絶縁膜４を形成する。これらの半導体層３とゲー
ト絶縁膜４の平面形状は例えば図２に示すように、横長
の細い半導体層３に対してこの半導体層３よりも縦幅の
大きな横幅の小さい矩形状のゲート絶縁膜４とし、半導
体層３の両端部３ａ、３ｂをゲート絶縁膜４で覆わない
構造とする。

【００２９】ゲート絶縁膜４を形成したならば、図４に
示すように半導体層３とその周囲の基板２、および、ゲ
ート絶縁膜４を覆うように第１の電極膜２５と第２の電
極膜２６を順次積層する。次に、第２の電極膜２６の上
にレジスト膜を形成し、これをフォトリソグラフィ、エ
ッチングによりパターニングして図５に示すゲート絶縁
膜４の横幅よりも若干幅の小さなマスク層２７を形成す
る。次いでこのマスク層２７をマスクとして前記第２の
電極膜２６をウエットエッチングにより除去してマスク
層２７の下にマスク層２７よりも縦幅、横幅共に若干小
さな第２の電極膜加工部２６Ａを形成する。ここでマス
ク層２７をマスクとしてエッチング液により第２の電極
膜加工部２６Ａを形成するならば、サイドエッチングに
よってマスク層２７の周縁よりも幅０.１〜０.５×１０
^-6ｍ程度内側部分まで第２の電極膜加工部２６Ａを正確
に除去できる（エッチング時間とエッチング液の濃度管
理、エッチング液の温度管理等を正確に行うことで調整
可能）ので、マスク層２７の周縁よりも若干周囲幅の小
さな第２の電極膜加工部２６Ａを得ることができる。な
お、第２の電極膜２６をエッチングするためのエッチン
グ液は第１の電極膜２５を殆どエッチングしないが、第
２の電極膜２６をエッチングするもの、あるいは、第１
の電極膜２５に対するよりも、第２の電極膜２６に対す
る方がエッチング能の高い種類のエッチング液を選択し
て使用する必要がある。このエッチング液については後
に詳述する。

【００３０】次に、図６に示すように上方から第１のイ
オンドーピング（イオンの打ち込み）を行い、ゲート絶
縁膜４に覆われていない半導体層３の両端部３ａ、３ｂ
に、これらの領域のイオン導入濃度をＱ⁺⁺とした場合
に、５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ions／ｃｍ³の範囲のイ
オンを導入し、第１のイオン導入層８、９を形成する。
また、このイオン打ち込み処理によってゲート絶縁膜４
には覆われているが、マスク層２７に覆われていない半
導体層３の両端部に近い部分に、先のイオン打込濃度よ
りも低濃度の第２のイオン導入層１８、２０を形成する
ことができる。この第２のイオン導入層１８、２０のイ
オン打込濃度は、第２の不純物導入層１８、２０のイオ
ン導入濃度をＱ⁺とすると、１０¹⁷≦Ｑ⁺≦５×１０¹⁸
ions／ｃｍ³の範囲となることが好ましい。なお、先の
上方からのイオン照射の際にマスク層２７の陰の領域と
なっていて、マスク層２７に覆われている半導体層３の
中央部側の部分にはほとんどイオンは打ち込まれない。

【００３１】次に、マスク層２７をＯ₂ガスを用いたプ
ラズマ・アッシャー（灰化装置）により除去する（アッ
シング処理）。このアッシング処理の際に半導体層３は
第１の電極膜２５により覆われているので、半導体層３
がアッシング処理によって酸化されることがない。次
に、第２の電極膜加工部２６Ａをマスクと見立ててエッ
チングにより第１の電極膜２５を加工し、第２の電極膜
加工部２６Ａと同じ平面形状の第１の電極膜加工部２５
Ａを形成する。また、ここで第１の電極膜加工部２５Ａ
からなる第１の電極膜６と第２の電極膜加工部２６Ａか
らなる第２の電極膜７とからなる２層構造のゲート電極
５が得られる。

【００３２】ここで、第１の電極膜２５をチタンから形
成し、第２の電極膜２６を銅から形成した場合は、第１
の電極膜２５用のエッチング液はフッ酸（１wt％）を用
い、第２の電極膜２６用のエッチング液はペルオキソ-
硫酸-水素カリウム水溶液を用いることができる。ま
た、第１の電極膜２５をアルミニウムから形成し、第２
の電極膜２６をチタンから形成した場合は、第１の電極
膜２５用のエッチング液は（燐酸＋硝酸＋酢酸＋水）の
混合溶液を用い、第２の電極膜２６用のエッチング液は
フッ酸（１wt％）を用いることができる。更に、第１の
電極膜２５をクロムから形成し、第２の電極膜２６をア
ルミニウムから形成した場合は、第１の電極膜２５用の
エッチング液は（硝酸セリウムアンモニウム＋硝酸アン
モニウム＋水）の混合溶液を用い、第２の電極膜２６用
のエッチング液は（燐酸＋硝酸＋酢酸＋水）の混合溶液
を用いることができる。

【００３３】次に、これらの上から図８に示すように第
２のイオンドーピング処理を行う。ここで行う第２のイ
オンドーピング処理は、先の第１のイオンドーピング処
理により生成される第２のイオン導入層１８、２０への
イオン導入濃度よりも更に低い低濃度の打ち込みとす
る。この第２のイオンドーピング処理により、第１第２
の電極膜加工部２５Ａ、２６Ａに覆われていない領域に
位置する半導体膜３に低濃度のイオンドーピングを行
い、先の第２のイオン導入層１８、２０よりも更に内側
の半導体膜３の領域に、先の第２の不純物導入層１８、
２０よりも低濃度の第３のイオン導入層１９、２１を形
成することができる。ここで例えば、先の第１のイオン
ドーピング処理時において第２の不純物導入層１８、２
０のイオン導入濃度Ｑ⁺を１０¹⁷≦Ｑ⁺≦５×１０¹⁸ io
ns／ｃｍ³の範囲とした場合、第３の不純物導入層１
９、２１のイオン濃度Ｑ⁰を１０¹⁵≦Ｑ⁰≦１０¹⁷ ions
／ｃｍ³の関係が満足されるようにイオンドーピングす
る。即ち、第１の不純物導入層８、９に対して１／１０
程度のイオン導入濃度となるように第２の不純物導入層
１８、２０にイオンをドーピングし、更に第２の不純物
導入層１９、２１に対して１／１０程度のイオン導入濃
度となるように第３の不純物導入層１９、２１に対して
イオンをドーピングすることが好ましい。

【００３４】なお、第１のイオン導入層８、９のイオン
導入濃度Ｑ⁺⁺を１０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ions／ｃｍ³
とした場合に、第２のイオン導入層１８、２０のイオン
導入層濃度Ｑ⁺を１０¹⁵≦Ｑ⁺≦１０¹⁷ ions／ｃｍ³の
範囲、第３のイオン導入層１９、２１のイオン導入層濃
度Ｑ⁰を１０¹⁴≦Ｑ⁰≦５×１０¹⁵ions／ｃｍ³の範囲と
することが好ましいが、各導入層のイオン導入濃度は１
０倍程度の濃度差とすることが好ましい。。

【００３５】図８に示す積層構造を得たならば、この積
層構造の上に図１に示すように絶縁層１０を形成し、ソ
ース領域８の上の絶縁層１０とドレイン領域９の上の絶
縁層１０にコンタクトホール１１、１２を形成し、ソー
ス領域８上にコンタクトホール１１を介してソース領域
８に接続されたソース電極１３を形成し、ドレイン領域
９上にコンタクトホール１２を介してドレイン領域９に
接続されたドレイン電極１５を形成することで図１に示
す構造の薄膜トランジスタ１を得ることができる。

【００３６】以上の工程を実施して薄膜トランジスタ１
を製造するならば、２段階のイオン導入領域を有する従
来のこの種の薄膜トランジスタの製造工程に対して特別
なマスクやフォトリソ工程を追加することなく、第２の
イオンドーピング処理を追加することで３段階のイオン
導入領域を有する薄膜トランジスタ１を製造できるの
で、製造コストが向上することを極力抑えながら高性能
の薄膜トランジスタ１を製造することができる。また、
第３のイオン導入層１９、２１を形成するためのイオン
ドーピング処理時においてゲート電極５をマスクとして
イオンの打込ができるので第３のイオン導入層１９、２
１を半導体層３に正確に作り込むことができる。従っ
て、特別に製造コストを上昇させることなく、オンオフ
比の高い、信頼性の高い薄膜トランジスタ１を製造する
ことができる。また、上層側の第２の電極膜７は良好な
導電性が得られるように充分に厚く形成し、下層側の第
１の電極膜６は容易に打込イオンが透過するように充分
に薄く形成することが可能となる。下層側の第１の電極
膜６を薄く形成することにより、イオンドーピングを短
時間で行うことが可能となり、製造が容易となるととも
に、低加速電圧でイオンドーピングを行うことが可能と
なり、基板等へ不要なダメージを与えることがなくな
る。

【００３７】ところで、先の実施形態にあっては、ゲー
ト電極５を第１の電極膜６と第２の電極膜７とからなる
２層構造としたが、ゲート電極５を１層構造としても差
し支えない。ゲート電極５を１層構造とした場合、図４
に示す工程において積層する電極膜２５、２６を例えば
電極膜２５の１層のみとしてから次の工程を実施すれば
良い。電極膜２５のみを用いる場合において、図６に示
す状態で第２の電極膜２６Ａを略して電極膜２５上に直
接レジスト２７を設けた構造として第１のイオンドーピ
ングを行い、図７に示す状態において第２の電極膜７を
略した状態から図８に示すように第２のイオンドーピン
グを行うことで３段階構造のイオン導入層を有する本発
明に係る薄膜トランジスタを得ることができる。

【００３８】図９と図１０は本発明に係る薄膜トランジ
スタアレイ基板が適用された薄膜トランジスタ型の液晶
表示装置の一例の構造を示す。この例の液晶表示装置Ａ
は、上下一対の透明の基板３０、３１の間に液晶層３２
が挟持されてなる基本構造とされている。なお、図面で
は省略されているが、基板３０、３１の周縁部対向面側
にはシール材が形成されていて、実際には基板３０、３
１とシール材とに囲まれて液晶層３２が封止された構造
とされている。更に、図９の上方の基板３０の上には偏
光板３３が設けられ、基板３０の液晶層３２側の面には
共通電極膜３５と配向膜３６が形成されるとともに、下
方の基板３１の下面側には偏光板３７が配置され、基板
３１の液晶層３２側に先に説明した薄膜トランジスタ１
が縦横に多数形成されている。また、図９に示す液晶表
示装置Ａにおいてカラーフィルタを基板３０と共通電極
膜３５との間に設けることでカラー表示が可能な液晶表
示装置とすることもできる。

【００３９】基板３１側の詳細構造は、基板３１の液晶
層側に複数のソース配線３８と複数のゲート配線３９と
が所定の間隔をあけてマトリクス状に配線され、ソース
配線３８とゲート配線３９とに囲まれた領域に個々に画
素電極４０が形成され、各ソース配線３８と各ゲート配
線３９とが交差した各部分と各画素電極４０との間の部
分に画素電極４０のスイッチング素子としての薄膜トラ
ンジスタ１が形成されている。この例で用いられている
薄膜トランジスタ１は先の図１に示した構造の薄膜トラ
ンジスタ１であり、ゲート配線３９の一部がゲート電極
５に共用されるとともに、ソース配線３８の一部から引
き出してソース電極１３が形成され、ドレイン電極１５
に画素電極４０が接続されて構成されている。

【００４０】この例の液晶表示装置Ａは、基板３１の裏
面側に設けられたバックライト等の光源からの透過光を
利用し、薄膜トランジスタ１がスイッチングを行って通
電する画素電極４０…と、対向側の基板３０の共通電極
３５とによってそれらの間に存在する液晶層３２の液晶
分子の配向状態を制御することで透過光の透過率を調整
することができ、これによって透過光の階調表示ができ
るように構成されている。この際、画素電極４０に通電
するためのスイッチングを薄膜トランジスタ１が行う。
ここでオンオフ比の良好な優れたトランジスタ特性の薄
膜トランジスタ１を介し、電荷の移動が迅速に行われ、
液晶分子を駆動できるので、高コントラストの表示を実
現できるとともに、画面内での不要な濃淡の発生を防止
することが可能となる。なお、オフ電流の大きな薄膜ト
ランジスタによって液晶の駆動を行った場合、画素電極
４０に蓄積した信号電荷が充分に保持できないという問
題が生じるおそれがある。

【００４１】

【実施例】ガラス基板上に厚さ５００Åの多結晶シリコ
ン膜をスパッタ法により形成し、この多結晶シリコン膜
の上にレジストを塗布し、露光、現像し、これをエッチ
ングして図１に平面形状を示すアイランド状の長さ２９
×１０^-6ｍ、幅１０×１０ ^-6ｍの半導体膜を形成した。
次に、この半導体膜の中央部の長さ１１×１０^-6ｍの部
分を覆う厚さ１５００ÅのＳｉＯ_x膜からなる幅１６×
１０^-6ｍ、長さ１１×１０^-6ｍのゲート絶縁膜を図１と
図３に示すように形成し、続いてこれらを覆う厚さ５０
０Åのチタンからなる第１の電極膜と厚さ１５００Åの
銅からなる第２の電極膜をスパッタ法で図４に示すよう
に形成した。次に、これら積層体の上にレジストを塗布
形成し、これを幅５×１０^-6ｍにフォトリソ、エッチン
グにより加工し、図５に示すマスク層を形成し、このマ
スク層を用いてその下の第２の電極膜をエッチングによ
り加工して図５に示す第２の電極膜加工部を形成した。
ここでは、エッチング液として、ペルオキソ-硫酸-水素
カリウム水溶液を用いた。このエッチングの際に加工時
間の制御により、第２の電極膜のマスク層に対する銅の
線幅を縦、横共に０.１〜０.２×１０^-6ｍ程度狭くなる
ようにサイドエッチング加工した。

【００４２】続いてイオンドーピング装置によりジボラ
ン（Ｂ₂Ｈ₆）を注入する第１のイオンドーピング処理を
行い、図６に示すようにゲート絶縁膜に覆われていない
部分の半導体膜両端部側に５×１０¹⁹ ion／ｃｍ³とな
るようにＢ⁺イオン注入を行って第１の不純物導入層を
形成した。このイオンドーピング処理の際、マスク層で
イオン照射が遮られていない領域でゲート絶縁膜で覆わ
れた部分に位置する半導体膜には、５×１０¹⁷ ion／
ｃｍ³となるようにイオンが注入され、第２の不純物導
入層が形成された。

【００４３】続いてマスク層をＯ₂ガスを用いたプラズ
マアッシングにより図７に示すように除去後、銅からな
る第２の電極膜をマスク層と見立てて第１の電極膜にＳ
Ｆ₆による異方性ドライエッチング加工を施し、第２の
電極膜から第２の電極膜加工部を図７に示すように形成
し、２層構造のゲート電極を形成した。次にイオンドー
ピング装置を用いてジボラン（Ｂ₂Ｈ₆）を注入する第２
のイオンドーピング処理を施し、半導体膜の残りの部分
を不純物濃度が１０¹⁵ions となるようにイオン注入し
て図８に示すように第３の不純物導入層を形成した。次
いで厚さ３０００ÅのＳｉＯ₂の絶縁膜を形成し、コン
タクトホールを加工した後に、クロム膜を形成しフォト
リソ加工とエッチング加工を行ってクロム膜からなるソ
ース電極とゲート電極を形成し、図１に示す断面構造の
薄膜トランジスタアレイ基板を得た。

【００４４】本実施例で得られた薄膜トランジスタのオ
ン電流（Ｉ_on）とオフ電流（Ｉ_OFF）を測定した結果を
図１１に示す。また、先の製造工程において、第２のイ
オンドーピング処理を省略し、第１のイオン導入層と第
２のイオン導入層のみを形成した薄膜トランジスタを製
造し、その薄膜トランジスタについてもオン電流
（Ｉ _on）とオフ電流（Ｉ_OFF）を測定し、それらの結果
を図１１に併せて示す。

【００４５】図１１に示す測定結果から明らかなよう
に、本発明に係る構造の薄膜トランジスタはオン電流
（Ｉ_on）において比較例構造の薄膜トランジスタよりも
若干高い値を示し、オフ電流（Ｉ_OFF）において比較例
構造の薄膜トランジスタよりも大幅に低減された値を示
すので、オンオフ比の高い優れたトランジスタ特性を有
すことが判明した。

【００４６】

【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタは、不純物導入層をイオン導入層の濃度毎に３
段階構造にしたので、第１の不純物導入層のイオン濃度
をできるだけ高くすることができ、各々ソース電極とド
レイン電極との接続部分とするので、イオン導入濃度が
高ければ接続部分のコンタクト抵抗を低くできる。更に
本発明の薄膜トランジスタは、多結晶シリコンＴＦＴが
アモルファスシリコンに比べて本来有するキャリアの移
動度が大きく駆動能力が高いとともに高速動作が可能な
特徴を有する。更に、チャネル部に接する側の第３のイ
オン導入層は、不純物導入層をイオン導入層の濃度毎に
３段階にしたので、イオン導入濃度をできるだけ低くす
ることができ、よってオフ電流を小さくすることがで
き、結果的にオンオフ比の良好なトランジスタ特性の優
れた薄膜トランジスタを得ることができる。

【００４７】前記３段階構造の不純物導入層として、５
×１０¹⁸〜１０¹⁹ions／ｃｍ³、１０¹⁷〜５×１０¹⁸ i
ons／ｃｍ³、１０¹⁵〜１０¹⁷ ions／ｃｍ³の３段階の
関係が満足されるか、１０¹⁷〜５×１０¹⁸ ions／ｃｍ
³、１０¹⁵〜１０¹⁷ ions／ｃｍ³、１０¹⁴〜５×１０¹⁵
ions／ｃｍ³の３段階の関係が満足されることで、オ
ンオフ比を従来構造よりも確実に高めた薄膜トランジス
タを得ることができる。

【００４８】先に記載の薄膜トランジスタを有する液晶
表示装置であるならば、多結晶シリコン薄膜トランジス
タがアモルファスシリコンに比べて本来有するキャリア
の移動度が大きく駆動能力が高いとともに高速動作が可
能な特徴を有した上、オン電流とオフ電流の比、オンオ
フ比の高い良好なトランジスタ特性の薄膜トランジスタ
を駆動用に備えるので、液晶駆動時の高速スイッチング
が可能で、画素電極に蓄積した電荷を充分に保持できる
良好な表示状態を有する液晶表示装置を提供することが
できる。

【００４９】次に、本発明の製造方法は、第１のイオン
ドーピングによりマスク層とゲート絶縁層を利用して半
導体層に最高濃度のイオン導入層と２番目の濃度の第２
のイオン導入層を形成し、第２のイオンドーピングによ
りゲート電極を利用して第３のイオン導入層を形成する
ので、マスク層とゲート絶縁層を利用して目的の位置に
正確にイオンドーピングすることができるとともに、ゲ
ート電極を利用して目的の位置に正確にイオンドーピン
グすることができる。また、ゲート電極を第１のゲート
電極膜と第２のゲート電極膜とからなる２層構造として
おき、マスク層を除去する際に第２の電極膜で半導体層
を覆っておくことでマスク層の酸化除去工程で半導体層
を酸化させることなくマスク層の除去ができる。よっ
て、トランジスタ特性の優れた信頼性の高い薄膜トラン
ジスタを得ることができる。

【図面の簡単な説明】

【図１】 図１は本発明に係る薄膜トランジスタの第１
実施形態の要部を示す断面図。

【図２】 図２は同第１実施形態の平面図。

【図３】 図３は薄膜トランジスタの製造方法を説明す
るためのもので、基板上に半導体層とゲート絶縁膜とを
形成した状態を示す断面図。

【図４】 図４は薄膜トランジスタの製造方法を説明す
るためのもので、基板上の半導体層とゲート絶縁膜とを
覆うように第１と第２の電極膜を形成した状態を示す断
面図。

【図５】 図５は薄膜トランジスタの製造方法を説明す
るためのもので、第２の電極膜上に形成したレジストを
基に、第２の電極膜をエッチングした状態を示す断面
図。

【図６】 図６はレジストの上方から不純物のイオン注
入を高濃度になるように行ってソース領域とドレイン領
域とを形成した状態を示す断面図。

【図７】 図７は前記のイオン注入後にレジストを除去
した後第１の電極膜をエッチングした状態を示す断面
図。

【図８】 図８は再度低濃度のイオン注入作業を行って
３段階構造のイオン注入部を形成した状態を示す断面
図。

【図９】 図９は図１に示す薄膜トランジスタを備えた
液晶表示装置の一例を示す構成図。

【図１０】 図１０は図９に示す液晶表示装置の画素電
極と薄膜トランジスタ部分を示す平面図。

【図１１】 図１１は本発明に係る薄膜トランジスタ試
料と比較例の薄膜トランジスタ試料の特性測定結果を示
す図。

【図１２】 図１２は従来のトップゲート型の薄膜トラ
ンジスタの一構造例を示す図である。

【符号の説明】

１…薄膜トランジスタ、 ２…基板、
３…半導体層、 ４…ゲート
絶縁膜、５…ゲート電極、 ６
…第１の電極膜、７…第２の電極膜、
８、９…第１の不純物導入層、１３…ソース電
極、 １５…ドレイン電極、１６
…チャネル部、１８、２０…第２の不純物導入層、
１９、２１…第３の不純物導入層、２５Ａ…第１の
電極膜加工部、 ２６Ａ…第２の電極膜加工
部、２７…マスク層、Ａ…液晶表示装置、
３８…ソース配線、３９…ゲート配線、
３０、３１…基板、４０…画素電極。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB57 KA04 KA07 KA16 KA18 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA35 MA37 MA41 NA22 NA25 5F110 AA01 AA06 BB02 CC02 DD02 EE02 EE03 EE04 EE14 EE44 FF02 GG02 GG13 GG25 GG43 HJ01 HJ04 HJ13 HL04 HM15 NN04 QQ05

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも表面が絶縁体である基板上に
   多結晶シリコンからなる半導体層が設けられ、該半導体
   層中に不純物を導入してなるソース領域およびドレイン
   領域が該半導体層の両側に位置しそれらの間にチャネル
   部を形成して設けられ、前記チャネル部上に前記ソース
   領域と前記ドレイン領域とに跨がってゲート絶縁膜が設
   けられ、該ゲート絶縁膜上にゲート電極が設けられ、前
   記ソース領域にはソース電極が接続され、前記ドレイン
   領域にはドレイン電極が接続されるとともに、 前記ソース領域および前記ドレイン領域が、各々、前記
   ソース電極あるいはドレイン電極に接続される最高濃度
   の第１の不純物導入層と、前記第１の不純物導入層より
   も前記チャネル部側に位置し前記第１の不純物導入層よ
   りも低濃度の第２の不純物導入層と、前記第２の不純物
   導入層よりも更に前記チャネル部側に位置し前記第２の
   不純物導入層よりも低濃度の第３の不純物導入層とから
   なることを特徴とする薄膜トランジスタ。
2. 【請求項２】 前記ゲート電極が、前記ゲート絶縁膜に
   近い側の第１の電極膜と前記ゲート絶縁膜から離れた側
   の第２の電極膜とからなる２層構造であることを特徴と
   する請求項１記載の薄膜トランジスタ。
3. 【請求項３】 前記第１の不純物導入層のイオン導入濃
   度をＱ⁺⁺、前記第２の不純物導入層のイオン導入濃度を
   Ｑ⁺、前記第３の不純物導入層のイオン導入濃度をＱ⁰と
   すると、 ５×１０¹⁸≦Ｑ⁺⁺≦１０¹⁹ ions／ｃｍ³、１０¹⁷≦Ｑ⁺
   ≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁰≦１０¹⁷ io
   ns／ｃｍ³の関係が満足されることを特徴とする請求項
   １に記載の薄膜トランジスタ。
4. 【請求項４】 前記第１の不純物導入層のイオン導入濃
   度をＱ⁺⁺、前記第２の不純物導入層のイオン導入濃度を
   Ｑ⁺、前記第３の不純物導入層のイオン導入濃度をＱ⁰と
   すると、 １０¹⁷≦Ｑ⁺⁺≦５×１０¹⁸ ions／ｃｍ³、１０¹⁵≦Ｑ⁺
   ≦１０¹⁷ ions／ｃｍ ³、１０¹⁴≦Ｑ⁰≦５×１０¹⁵ io
   ns／ｃｍ³の関係が満足されることを特徴とする請求項
   １に記載の薄膜トランジスタ。
5. 【請求項５】 一対の基板間に液晶層が挟持され、前記
   一対の基板のうち、一方の基板に画素電極が設けられ、
   更に該基板に画素電極駆動用として請求項１ないし４の
   いずれかに記載の薄膜トランジスタが設けられてなるこ
   とを特徴とする液晶表示装置。
6. 【請求項６】 少なくとも表面が絶縁性である基板上に
   多結晶シリコンからなるアイランド状の半導体層を形成
   し、該半導体層上に該半導体層の両端部を残して該半導
   体層の中央部を覆うゲート絶縁膜を形成し、該ゲート絶
   縁膜上に該ゲート絶縁膜と前記半導体層の両端部を覆う
   ゲート電極形成用の電極膜を形成し、該電極膜上に前記
   ゲート絶縁膜の両端部を除いて前記ゲート絶縁膜中央部
   を覆うマスク層を形成し、 前記マスク層と前記電極膜の上から第１のイオンドーピ
   ングを行って前記ゲート絶縁膜に覆われていない半導体
   層両端部側に最高濃度の第１の不純物導入層を形成する
   と同時に前記マスク層に覆われてない半導体層両端部側
   であって前記第１の不純物導入層の内側に第２の不純物
   導入層を形成し、 この後、前記マスク層を基に前記電極膜のパターニング
   を行って前記半導体層両端部側の前記第２の不純物導入
   層よりも内側の前記半導体層中央部に対応するゲート電
   極を形成し、次いで前記マスク層を除去し、この後に前
   記第２の不純物導入層よりも低濃度になるように先の第
   １のイオンドーピングよりも低濃度の第２のイオンドー
   ピングを行い、前記ゲート電極に覆われていない前記半
   導体層の領域であって前記第２の不純物導入層よりも内
   側の領域に第３の不純物導入層を形成することを特徴と
   する薄膜トランジスタの製造方法。
7. 【請求項７】 前記ゲート電極をゲート絶縁膜に近い側
   の第１の電極膜と前記ゲート絶縁膜から離れた側の第２
   の電極膜からなる２層構造とし、前記第２の電極膜のみ
   を前記マスク層を基にパターニングして前記マスク層の
   両端部よりも内側の前記マスク層中央部に対応する第２
   の電極膜加工部を形成し、この後に前記最高濃度の第１
   のイオンドーピングを行い、前記第１の不純物打込層と
   第２の不純物打込層を形成し、この後に前記第１の電極
   膜のみを前記第２の電極膜加工部と同じ形状にパターニ
   ングして第１の電極膜加工部として前記第２の電極膜加
   工部と第１の電極膜加工部からなるゲート電極を形成す
   ることを特徴とする請求項６記載の薄膜トランジスタの
   製造方法。
8. 【請求項８】 前記第１の電極膜をチタンまたはチタン
   合金から形成し、前記第２の電極層を銅または銅合金か
   ら形成することを特徴とする請求項７記載の薄膜トラン
   ジスタの製造方法。
9. 【請求項９】 前記第１の電極膜をアルミニウムまたは
   アルミニウム合金から形成し、前記第２の電極膜をチタ
   ンまたはチタン合金から形成することを特徴とする請求
   項７記載の薄膜トランジスタの製造方法。
10. 【請求項１０】 前記第１の電極膜をクロムまたはクロ
    ム合金から形成し、前記第２の電極膜をアルミニウムま
    たはアルミニウム合金から形成することを特徴とする請
    求項７記載の薄膜トランジスタの製造方法。