JP2739642B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
に関するもので、特にオン／オフ電流比を増加させた薄
膜トランジスタ及びその製造方法に関するものである。
に関するもので、特にオン／オフ電流比を増加させた薄
膜トランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、薄膜トランジスタは、１Ｍ級以
上のＳＲＡＭ素子でロードレジスタの代わりに使われる
ことがあり、また液晶表示素子で各画素領域の画像デー
タ信号をスイッチングするスイッチング素子として広く
使われている。特に、ＳＲＡＭ素子の集積度が向上する
と（４Ｍ級以上）、高品質の薄膜トランジスタを要求す
る。そのためにはオフ電流を減少させ、オン電流を増加
させ、ＳＲＡＭセルの消費電力の減少を図り、かつ記憶
特性の向上を図る必要がある。
上のＳＲＡＭ素子でロードレジスタの代わりに使われる
ことがあり、また液晶表示素子で各画素領域の画像デー
タ信号をスイッチングするスイッチング素子として広く
使われている。特に、ＳＲＡＭ素子の集積度が向上する
と（４Ｍ級以上）、高品質の薄膜トランジスタを要求す
る。そのためにはオフ電流を減少させ、オン電流を増加
させ、ＳＲＡＭセルの消費電力の減少を図り、かつ記憶
特性の向上を図る必要がある。
【０００３】オン／オフ電流比を向上させるための従来
の薄膜トランジスタの製造方法を詳細に説明する。図１
は、従来のＰ型ＭＯＳ薄膜トランジスタの製造工程図で
あり、従来のＰ型ＭＯＳ薄膜トランジスタの製造方法
は、ボディポリシリコンの固状成長により結晶粒径を大
きく形成する。この時の固状成長方法は、６００℃の付
近で２４時間程度の長時間の熱処理を行う。
の薄膜トランジスタの製造方法を詳細に説明する。図１
は、従来のＰ型ＭＯＳ薄膜トランジスタの製造工程図で
あり、従来のＰ型ＭＯＳ薄膜トランジスタの製造方法
は、ボディポリシリコンの固状成長により結晶粒径を大
きく形成する。この時の固状成長方法は、６００℃の付
近で２４時間程度の長時間の熱処理を行う。
【０００４】図１（ａ）に示すように、絶縁基板１又は
絶縁膜上にポリシリコンを堆積し、ゲートマスクを用い
たフォトリソグラフィ工程でポリシリコンをパターニン
グしてゲート電極２を形成する。そして、図１（ｂ）に
示すように、全面にＣＶＤ法で前記ゲート電極２を含ん
だ絶縁基板１の全面にゲート電極とボディポリシリコン
４を順次に堆積する。その後、６００℃の付近で２４時
間程度の長時間の熱処理を行う固状成長法を介してボデ
ィポリシリコン層４の結晶粒径を大きくしてオフ電流を
減少させ、しきい電圧調節のためのイオン注入工程を実
施する。
絶縁膜上にポリシリコンを堆積し、ゲートマスクを用い
たフォトリソグラフィ工程でポリシリコンをパターニン
グしてゲート電極２を形成する。そして、図１（ｂ）に
示すように、全面にＣＶＤ法で前記ゲート電極２を含ん
だ絶縁基板１の全面にゲート電極とボディポリシリコン
４を順次に堆積する。その後、６００℃の付近で２４時
間程度の長時間の熱処理を行う固状成長法を介してボデ
ィポリシリコン層４の結晶粒径を大きくしてオフ電流を
減少させ、しきい電圧調節のためのイオン注入工程を実
施する。
【０００５】図１（ｃ）に示すように、前記ボディポリ
シリコン層４上に感光膜５を堆積し、露光及び現像工程
でチャネル領域を決める。このとき、ソース領域はゲー
ト電極２とオーバーラップし、ドレイン領域はゲート電
極４とオフセットされるようにチャネル領域をマスキン
グする。前記感光膜５をマスクに用いて露出された前記
ボディポリシリコン層４にＰ型不純物（ＢＦ２）イオン
を注入する。そして、図１（ｄ）に示すように、拡散工
程でソース領域６ａ及びドレイン領域６ｂを形成し、前
記感光膜５を除去する。
シリコン層４上に感光膜５を堆積し、露光及び現像工程
でチャネル領域を決める。このとき、ソース領域はゲー
ト電極２とオーバーラップし、ドレイン領域はゲート電
極４とオフセットされるようにチャネル領域をマスキン
グする。前記感光膜５をマスクに用いて露出された前記
ボディポリシリコン層４にＰ型不純物（ＢＦ２）イオン
を注入する。そして、図１（ｄ）に示すように、拡散工
程でソース領域６ａ及びドレイン領域６ｂを形成し、前
記感光膜５を除去する。
【０００６】
【本発明が解決しようとする課題】しかし、このような
従来の薄膜トランジスタの製造方法においては、次のよ
うな問題点があった。第１に、感光膜を用いたフォトリ
ソグラフィを利用してチャネル領域を決めるとともに、
ゲート電極とソース領域とをオーバーラップさせ、ゲー
ト電極とドレイン領域とをオフセットさせるため、再現
性が困難である。また、アラインの程度に従ってオフ電
流の変化が激しいため、薄膜トランジスタの信頼性が低
下される。第２に、薄膜トランジスタのチャネルが平面
的に構成されるため、セルのサイズが小さくなればチャ
ネルの長さも小さくなって、薄膜トランジスタの漏洩電
流が増加する。したがって、漏洩電流を減少させるため
には、セルのサイズを大きくしなければならないため、
集積度に困難さがある。
従来の薄膜トランジスタの製造方法においては、次のよ
うな問題点があった。第１に、感光膜を用いたフォトリ
ソグラフィを利用してチャネル領域を決めるとともに、
ゲート電極とソース領域とをオーバーラップさせ、ゲー
ト電極とドレイン領域とをオフセットさせるため、再現
性が困難である。また、アラインの程度に従ってオフ電
流の変化が激しいため、薄膜トランジスタの信頼性が低
下される。第２に、薄膜トランジスタのチャネルが平面
的に構成されるため、セルのサイズが小さくなればチャ
ネルの長さも小さくなって、薄膜トランジスタの漏洩電
流が増加する。したがって、漏洩電流を減少させるため
には、セルのサイズを大きくしなければならないため、
集積度に困難さがある。
【０００７】本発明は、上記した問題点を解決するため
になされたもので、充分なチャネル領域を確保すること
によりセルの集積度を高め、オフセット領域を自己整列
的に決めて、信頼性が向上した薄膜トランジスタの構造
及び製造方法を提供することを目的とする。
になされたもので、充分なチャネル領域を確保すること
によりセルの集積度を高め、オフセット領域を自己整列
的に決めて、信頼性が向上した薄膜トランジスタの構造
及び製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の薄膜トランジスタの構造は、ゲート電極に
基板に平行な水平の凹溝を形成させ、そこにチャネル領
域を形成させたことを特徴とするものである。より具体
的には、基板と、前記基板の所定の領域に形成される第
１ゲート電極と、前記第１ゲート電極の所定の部分上に
形成される第２ゲート電極と、前記第２ゲート電極上
に、前記第１ゲート電極と平行に、前記第１ゲート電極
との間に一定の空間を有するように形成される第３ゲー
ト電極と、前記第１、第２、第３ゲート電極の露出され
た表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜
と基板に形成される半導体層と、前記第１ゲート電極の
一方の側の半導体層に形成される第１不純物領域と、前
記第２ゲート電極及び第３ゲート電極と、前記第１ゲー
ト電極の他側上方の半導体層に形成される第２不純物領
域とを備える。
めの本発明の薄膜トランジスタの構造は、ゲート電極に
基板に平行な水平の凹溝を形成させ、そこにチャネル領
域を形成させたことを特徴とするものである。より具体
的には、基板と、前記基板の所定の領域に形成される第
１ゲート電極と、前記第１ゲート電極の所定の部分上に
形成される第２ゲート電極と、前記第２ゲート電極上
に、前記第１ゲート電極と平行に、前記第１ゲート電極
との間に一定の空間を有するように形成される第３ゲー
ト電極と、前記第１、第２、第３ゲート電極の露出され
た表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜
と基板に形成される半導体層と、前記第１ゲート電極の
一方の側の半導体層に形成される第１不純物領域と、前
記第２ゲート電極及び第３ゲート電極と、前記第１ゲー
ト電極の他側上方の半導体層に形成される第２不純物領
域とを備える。
【０００９】又、上記の目的を達成するための本発明の
薄膜トランジスタの製造方法は、基板の所定の領域に第
１導電層及び絶縁膜を順次に形成する工程と、前記絶縁
膜上と絶縁膜の一方の側の基板上とにわたって前記第１
導電層と連結されるように第２導電層を形成する工程
と、前記絶縁膜を除去する工程と、前記第１、第２導電
層の露出された表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を含んだ基板の全面に半導体層を形成
する工程と、前記半導体層の側面に絶縁膜側壁を形成す
る工程と、絶縁膜側壁をマスクに用いて前記半導体層に
第１、第２不純物領域を形成する工程と、を備えること
にその特徴がある。
薄膜トランジスタの製造方法は、基板の所定の領域に第
１導電層及び絶縁膜を順次に形成する工程と、前記絶縁
膜上と絶縁膜の一方の側の基板上とにわたって前記第１
導電層と連結されるように第２導電層を形成する工程
と、前記絶縁膜を除去する工程と、前記第１、第２導電
層の露出された表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を含んだ基板の全面に半導体層を形成
する工程と、前記半導体層の側面に絶縁膜側壁を形成す
る工程と、絶縁膜側壁をマスクに用いて前記半導体層に
第１、第２不純物領域を形成する工程と、を備えること
にその特徴がある。
【００１０】
【実施形態】以下、添付図面に基づき本発明を詳細に説
明する。図２は、本発明の第１実施形態の薄膜トランジ
スタの構造断面図であり、図３は、本発明の第１実施形
態の薄膜トランジスタの製造工程断面図である。まず、
本発明の第１実施形態における薄膜トランジスタの構造
は、絶縁基板２０の所定の領域に第１ゲート電極２１が
形成されている。この第１ゲート電極２１の所定の部分
上に前記第１ゲート電極２１と電気的に連結されるよう
に第２ゲート電極２２がほぼ垂直に形成される。そし
て、その第２ゲート電極２２上端部に、前記第１ゲート
電極２１と平行に、第１ゲート電極２１との間に一定の
空間を設けるように第３ゲート電極２３が形成される。
結果としてゲート電極はユの字上に形成される。ここ
で、第３ゲート電極２３の一端は、第２ゲート電極２２
と電気的に連結され、第３ゲート電極２３の他方の端部
は第１ゲート電極２１の一方の端部と同一の位置に形成
される。すなわち、これらのゲート電極で、それぞれの
ゲート電極に囲まれた凹溝が形成される。この凹溝は基
板にほぼ並行である。
明する。図２は、本発明の第１実施形態の薄膜トランジ
スタの構造断面図であり、図３は、本発明の第１実施形
態の薄膜トランジスタの製造工程断面図である。まず、
本発明の第１実施形態における薄膜トランジスタの構造
は、絶縁基板２０の所定の領域に第１ゲート電極２１が
形成されている。この第１ゲート電極２１の所定の部分
上に前記第１ゲート電極２１と電気的に連結されるよう
に第２ゲート電極２２がほぼ垂直に形成される。そし
て、その第２ゲート電極２２上端部に、前記第１ゲート
電極２１と平行に、第１ゲート電極２１との間に一定の
空間を設けるように第３ゲート電極２３が形成される。
結果としてゲート電極はユの字上に形成される。ここ
で、第３ゲート電極２３の一端は、第２ゲート電極２２
と電気的に連結され、第３ゲート電極２３の他方の端部
は第１ゲート電極２１の一方の端部と同一の位置に形成
される。すなわち、これらのゲート電極で、それぞれの
ゲート電極に囲まれた凹溝が形成される。この凹溝は基
板にほぼ並行である。
【００１１】この第１、第２、第３ゲート電極２１、２
２、２３の露出された表面にゲート絶縁膜２４が形成さ
れ、前記ゲート絶縁膜２４と絶縁基板２０の全面に半導
体層２５が形成される。半導体層２５の前記第１ゲート
電極２１の凹溝を形成させた側の端部からやや離れた基
板の上の部分に前記第１ゲート電極２１とオフセットさ
れるように第１不純物領域２６が形成される。また、第
３ゲート電極の上側（図面上）から第２ゲート電極２２
及び第１ゲート電極２１に沿って基板上に延びている半
導体層２５の部分に第２不純物領域２７が形成される。
そして、この第１不純物領域２６と第２不純物領域との
間の半導体層２５が、チャネル領域となる。すなわちチ
ャネル領域がゲート電極に形成させた水平な凹溝の部分
に形成されている。
２、２３の露出された表面にゲート絶縁膜２４が形成さ
れ、前記ゲート絶縁膜２４と絶縁基板２０の全面に半導
体層２５が形成される。半導体層２５の前記第１ゲート
電極２１の凹溝を形成させた側の端部からやや離れた基
板の上の部分に前記第１ゲート電極２１とオフセットさ
れるように第１不純物領域２６が形成される。また、第
３ゲート電極の上側（図面上）から第２ゲート電極２２
及び第１ゲート電極２１に沿って基板上に延びている半
導体層２５の部分に第２不純物領域２７が形成される。
そして、この第１不純物領域２６と第２不純物領域との
間の半導体層２５が、チャネル領域となる。すなわちチ
ャネル領域がゲート電極に形成させた水平な凹溝の部分
に形成されている。
【００１２】上気した本実施形態の薄膜トランジスタの
製造方法は、次の通りである。図３（ａ）に示すよう
に、絶縁基板１０上に第１導電層１１ａ及び第１絶縁膜
１２を順次に形成し、フォトリソグラフィ及びエッチン
グ工程で前記第１絶縁膜１２及び第１導電層１１ａを選
択的に除去して第１ゲート電極を形成する。第１導電層
はポリシリコンを使用し、第１絶縁膜は窒化物を使用す
る。図３（ｂ）に示すように、基板の全面に第２導電層
１１ｂを形成する。このとき、前記第２導電層１１ｂは
第１導電層１１ａと同じ物質を使用し、第１導電層と第
２導電層とが連結されるようにする。
製造方法は、次の通りである。図３（ａ）に示すよう
に、絶縁基板１０上に第１導電層１１ａ及び第１絶縁膜
１２を順次に形成し、フォトリソグラフィ及びエッチン
グ工程で前記第１絶縁膜１２及び第１導電層１１ａを選
択的に除去して第１ゲート電極を形成する。第１導電層
はポリシリコンを使用し、第１絶縁膜は窒化物を使用す
る。図３（ｂ）に示すように、基板の全面に第２導電層
１１ｂを形成する。このとき、前記第２導電層１１ｂは
第１導電層１１ａと同じ物質を使用し、第１導電層と第
２導電層とが連結されるようにする。
【００１３】図３（ｃ）に示すように、フォトリソグラ
フィ及びエッチング工程で、前記第１導電層１１ａと第
２導電層１１ｂとが連結される部分がほぼ中心になるよ
うに、前記第２導電層１１ｂ、第１絶縁膜１２及び第１
導電層１１ａを選択的に除去してゲート電極１１を形成
する。そして、湿式エッチング法で前記第１絶縁膜１２
を除去してユ字状の凹溝を水平に形成させたゲート電極
を得る。湿式エッチング法のエッチング液はリン酸（Ｈ
３ＰＯ４）溶液を使用する。図３（ｄ）に示すように、
前記ゲート電極１１の表面を酸化して前記ゲート電極１
１に第２絶縁膜１３を形成する。そして、前記第２絶縁
膜１３と絶縁基板１０の全面に半導体層１４を形成し、
オフ電流を低くするするためにアニーリングして半導体
層１４の結晶粒径を大きくする。このとき半導体層１４
として、薄膜トランジスタのしきい電圧を調節するため
にドープされたポリシリコンを使用する。
フィ及びエッチング工程で、前記第１導電層１１ａと第
２導電層１１ｂとが連結される部分がほぼ中心になるよ
うに、前記第２導電層１１ｂ、第１絶縁膜１２及び第１
導電層１１ａを選択的に除去してゲート電極１１を形成
する。そして、湿式エッチング法で前記第１絶縁膜１２
を除去してユ字状の凹溝を水平に形成させたゲート電極
を得る。湿式エッチング法のエッチング液はリン酸（Ｈ
３ＰＯ４）溶液を使用する。図３（ｄ）に示すように、
前記ゲート電極１１の表面を酸化して前記ゲート電極１
１に第２絶縁膜１３を形成する。そして、前記第２絶縁
膜１３と絶縁基板１０の全面に半導体層１４を形成し、
オフ電流を低くするするためにアニーリングして半導体
層１４の結晶粒径を大きくする。このとき半導体層１４
として、薄膜トランジスタのしきい電圧を調節するため
にドープされたポリシリコンを使用する。
【００１４】図３（ｅ）に示すように、基板の全面に感
光膜１５を堆積した後に露光及び現像してソース領域と
して利用する半導体層１４のみを選択的に露出させ、ソ
ース領域の抵抗を減少させるためのイオンを注入する。
その後、感光膜１５を除去する。図３（ｆ）に示すよう
に、全面に酸化膜を堆積し、エッチバックして半導体層
１４の側面に側壁１６を形成し、不純物イオン（ＢＦ
２）を注入してソース／ドレインに利用する第１、第２
不純物領域１７、１８を形成する。側壁を形成するとき
に、凹溝の形成された半導体層１４は段差がひどいた
め、側壁１６が広く形成される。これにより、側壁１６
の下側の半導体層１４には不純物イオンが注入されない
ため、ゲート電極１１と第１不純物領域１４はオフセッ
トされる。そして、凹溝の形成されたゲート電極１１の
半導体層１４にチャネル領域が形成される。
光膜１５を堆積した後に露光及び現像してソース領域と
して利用する半導体層１４のみを選択的に露出させ、ソ
ース領域の抵抗を減少させるためのイオンを注入する。
その後、感光膜１５を除去する。図３（ｆ）に示すよう
に、全面に酸化膜を堆積し、エッチバックして半導体層
１４の側面に側壁１６を形成し、不純物イオン（ＢＦ
２）を注入してソース／ドレインに利用する第１、第２
不純物領域１７、１８を形成する。側壁を形成するとき
に、凹溝の形成された半導体層１４は段差がひどいた
め、側壁１６が広く形成される。これにより、側壁１６
の下側の半導体層１４には不純物イオンが注入されない
ため、ゲート電極１１と第１不純物領域１４はオフセッ
トされる。そして、凹溝の形成されたゲート電極１１の
半導体層１４にチャネル領域が形成される。
【００１５】図４は、本発明の第２実施形態における薄
膜トランジスタの構造断面図であり、図５（ａ）〜
（ｆ）は、第２実施形態における薄膜トランジスタの製
造工程断面図である。第２実施形態における薄膜トラン
ジスタの構造は、次の通りである。図４に示すように、
オフセット領域を形成するための絶縁膜３１が絶縁基板
３０の所定の領域に形成され、その絶縁膜３１の上及び
絶縁膜３１の一方の側の基板３０上に第１ゲート電極３
２が形成される。第１ゲート電極３２の前記絶縁膜３１
の縁の部分の上側に第２ゲート電極３３がほぼ垂直に形
成される。前記第２ゲート電極３３の先端に前記第１ゲ
ート電極３２との間に一定の空間を設けて、第１ゲート
電極３２と平行に第３ゲート電極３４が形成される。こ
の実施形態の場合もゲート電極には、第１ゲート電極、
第２ゲート電極、第３ゲート電極で囲まれた凹溝が形成
される。
膜トランジスタの構造断面図であり、図５（ａ）〜
（ｆ）は、第２実施形態における薄膜トランジスタの製
造工程断面図である。第２実施形態における薄膜トラン
ジスタの構造は、次の通りである。図４に示すように、
オフセット領域を形成するための絶縁膜３１が絶縁基板
３０の所定の領域に形成され、その絶縁膜３１の上及び
絶縁膜３１の一方の側の基板３０上に第１ゲート電極３
２が形成される。第１ゲート電極３２の前記絶縁膜３１
の縁の部分の上側に第２ゲート電極３３がほぼ垂直に形
成される。前記第２ゲート電極３３の先端に前記第１ゲ
ート電極３２との間に一定の空間を設けて、第１ゲート
電極３２と平行に第３ゲート電極３４が形成される。こ
の実施形態の場合もゲート電極には、第１ゲート電極、
第２ゲート電極、第３ゲート電極で囲まれた凹溝が形成
される。
【００１６】このように形成された第１、第２、第３ゲ
ート電極３２、３３、３４の露出された表面にゲート絶
縁膜３５が形成され、そのゲート絶縁膜３５及び絶縁基
板３０上に半導体層３６が形成される。そして、その半
導体層のゲート電極の図面上左側少し離れた位置に第１
不純物領域３７が形成され、前記第３ゲート電極３４の
上から第２ゲート電極３３、第１ゲート電極３２に沿っ
た部分並びにそれに続く基板上の部分に第２不純物領域
３８が形成される。従って、第１不純物領域３７と第１
ゲート電極３２との間には前記絶縁膜３１の厚さに相当
するだけオフセットされる。
ート電極３２、３３、３４の露出された表面にゲート絶
縁膜３５が形成され、そのゲート絶縁膜３５及び絶縁基
板３０上に半導体層３６が形成される。そして、その半
導体層のゲート電極の図面上左側少し離れた位置に第１
不純物領域３７が形成され、前記第３ゲート電極３４の
上から第２ゲート電極３３、第１ゲート電極３２に沿っ
た部分並びにそれに続く基板上の部分に第２不純物領域
３８が形成される。従って、第１不純物領域３７と第１
ゲート電極３２との間には前記絶縁膜３１の厚さに相当
するだけオフセットされる。
【００１７】このような構造を有する第２実施形態にお
ける薄膜トランジスタの製造方法は、次の通りである。
図５（ａ）に示すように、絶縁基板３０上に第１絶縁膜
３１、第１導電層３２ａ及び第２絶縁膜３９を順次に形
成し、フォトエッチング工程で前記第２絶縁膜３９、第
１導電層３２ａ及び第１絶縁膜３１が絶縁基板３０の所
定の部位にのみ残るように選択的にエッチングする。こ
の際、前記第１絶縁膜３１は２０００〜３０００Åほど
の酸化膜を使用し、第１導電層３２ａはポリシリコンを
使用し、第２絶縁膜３９は窒化物を使用する。
ける薄膜トランジスタの製造方法は、次の通りである。
図５（ａ）に示すように、絶縁基板３０上に第１絶縁膜
３１、第１導電層３２ａ及び第２絶縁膜３９を順次に形
成し、フォトエッチング工程で前記第２絶縁膜３９、第
１導電層３２ａ及び第１絶縁膜３１が絶縁基板３０の所
定の部位にのみ残るように選択的にエッチングする。こ
の際、前記第１絶縁膜３１は２０００〜３０００Åほど
の酸化膜を使用し、第１導電層３２ａはポリシリコンを
使用し、第２絶縁膜３９は窒化物を使用する。
【００１８】図５（ｂ）に示すように、その全面に第２
導電層３２ｂを形成する。第２導電層３２ｂは、第１導
電層３２ａと同じ物質を使用し、第１導電層３２ａの一
方の端部で第２導電層３２ｂが連結されるようにする。
図５（ｃ）に示すように、フォトエッチング工程で、前
記第２導電層３２ｂ、第２絶縁膜３９、第１導電層３２
ａ及び第１絶縁膜３９を選択的に除去してゲート電極４
０を形成する。このゲート電極４０も前の例と同様に凹
溝を水平に形成させている。この際、ゲート電極４０
は、前記第１導電層３２ａと第２導電層３２ｂとが連結
される部分が中心に位置するように形成する。そして、
湿式エッチング法で前記第２絶縁膜３９を全て除去す
る。この時、前記湿式エッチング溶液としてリン酸（Ｈ
3ＰＯ4）溶液を使用する。
導電層３２ｂを形成する。第２導電層３２ｂは、第１導
電層３２ａと同じ物質を使用し、第１導電層３２ａの一
方の端部で第２導電層３２ｂが連結されるようにする。
図５（ｃ）に示すように、フォトエッチング工程で、前
記第２導電層３２ｂ、第２絶縁膜３９、第１導電層３２
ａ及び第１絶縁膜３９を選択的に除去してゲート電極４
０を形成する。このゲート電極４０も前の例と同様に凹
溝を水平に形成させている。この際、ゲート電極４０
は、前記第１導電層３２ａと第２導電層３２ｂとが連結
される部分が中心に位置するように形成する。そして、
湿式エッチング法で前記第２絶縁膜３９を全て除去す
る。この時、前記湿式エッチング溶液としてリン酸（Ｈ
3ＰＯ4）溶液を使用する。
【００１９】図５（ｄ）に示すように、前記ゲート電極
４０を酸化して前記ゲート電極４０の露出された表面に
ゲート絶縁膜３５を形成する。図５（ｅ）に示すよう
に、前記ゲート絶縁膜３５と絶縁基板３０の全面に半導
体層３６を形成し、オフ電流を低めるために前記半導体
層３６をアニーリングして半導体層３６の結晶粒径を大
きくする。前記半導体層３６は、薄膜トランジスタのし
きい電圧を調節するために、ドープしたポリシリコンを
使用する。基板に対して傾斜させて前記半導体層３６に
不純物イオンを注入し、ソース／ドレインに利用する第
１、第２不純物領域３７、３８を形成する。その傾斜方
向は図示のようにゲート電極に凹溝を形成させた側と反
対側から凹溝の方に向かう方向である。
４０を酸化して前記ゲート電極４０の露出された表面に
ゲート絶縁膜３５を形成する。図５（ｅ）に示すよう
に、前記ゲート絶縁膜３５と絶縁基板３０の全面に半導
体層３６を形成し、オフ電流を低めるために前記半導体
層３６をアニーリングして半導体層３６の結晶粒径を大
きくする。前記半導体層３６は、薄膜トランジスタのし
きい電圧を調節するために、ドープしたポリシリコンを
使用する。基板に対して傾斜させて前記半導体層３６に
不純物イオンを注入し、ソース／ドレインに利用する第
１、第２不純物領域３７、３８を形成する。その傾斜方
向は図示のようにゲート電極に凹溝を形成させた側と反
対側から凹溝の方に向かう方向である。
【００２０】したがって、図５（ｆ）に示すように、前
記第１、第２不純物領域３７、３８間の凹溝内を含めた
半導体層３６がチャネル領域となり、前記ゲート電極４
０と第１不純物領域３７間はオフセットされる。
記第１、第２不純物領域３７、３８間の凹溝内を含めた
半導体層３６がチャネル領域となり、前記ゲート電極４
０と第１不純物領域３７間はオフセットされる。
【００２１】
【発明の効果】上述したような本発明の薄膜トランジス
タは、次のような効果がある。第１に、フォトリソグラ
フィを使用せず、自己整列によりチャネル領域を決め、
絶縁膜の高さを調節してオフセット領域を決めことによ
り、再現性が優れ、オフ電流の変化を減少させるので、
薄膜トランジスタの信頼性が向上される。第２に、薄膜
トランジスタのチャネルを凹溝内に形成させることによ
り、３次元的に構成され、セルのサイズが縮小してもチ
ャネルの長さは維持されるので、漏洩電流による誤動作
を防止できる。さらに、セルのサイズの縮小により集積
度を向上させて、特に６４Ｍ級以上のＳＲＡＭ素子に適
用できる。
タは、次のような効果がある。第１に、フォトリソグラ
フィを使用せず、自己整列によりチャネル領域を決め、
絶縁膜の高さを調節してオフセット領域を決めことによ
り、再現性が優れ、オフ電流の変化を減少させるので、
薄膜トランジスタの信頼性が向上される。第２に、薄膜
トランジスタのチャネルを凹溝内に形成させることによ
り、３次元的に構成され、セルのサイズが縮小してもチ
ャネルの長さは維持されるので、漏洩電流による誤動作
を防止できる。さらに、セルのサイズの縮小により集積
度を向上させて、特に６４Ｍ級以上のＳＲＡＭ素子に適
用できる。
【図１】従来の薄膜トランジスタの製造工程断面図。
【図２】本発明の第１実施形態における薄膜トランジス
タの構造断面図。
タの構造断面図。
【図３】本発明の第１実施形態における薄膜トランジス
タの製造工程断面図。
タの製造工程断面図。
【図４】本発明の第２実施形態における薄膜トランジス
タの構造断面図。
タの構造断面図。
【図５】本発明の第２実施形態における薄膜トランジス
タの製造工程断面図。
タの製造工程断面図。
１０、２０、３０ 絶縁基板 １１、２１、２２、２３、３２、３３、３４、４０
ゲート電極 １１ａ、１１ｂ、３２ａ、３２ｂ 導電層 １２、３１、３９ 絶縁膜 １４、２５、３６ 半導体層 １５ 感光膜 １６ 絶縁膜側壁 １７、１８、２６、３７、３８ 不純物領域
ゲート電極 １１ａ、１１ｂ、３２ａ、３２ｂ 導電層 １２、３１、３９ 絶縁膜 １４、２５、３６ 半導体層 １５ 感光膜 １６ 絶縁膜側壁 １７、１８、２６、３７、３８ 不純物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギョン・ション・ギル 大韓民国 ジョンラブク−ド・グンサン −シ・デヤーメン・ジギョン−リ・754 −14 (72)発明者 ショク・ヲン・ゾ 大韓民国 チュンチョンブク−ド・チョ ンズ−シ・ボンメン２−ドン・（番地な し）・ズゴン２ダンジ 103−405 (56)参考文献 特開 平５−304293（ＪＰ，Ａ) 特開 平１−231376（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 基板と、 前記基板の所定の領域に形成される第１ゲート電極と、 前記第１ゲート電極の所定の部分から立ち上がるように
形成される第２ゲート電極と、 前記第２ゲート電極の先端に、前記第１ゲート電極と平
行に、前記第１ゲート電極との間に一定の空間を有する
ように形成される第３ゲート電極と、 前記第１、第２、第３ゲート電極の露出された表面に形
成されるゲート絶縁膜と、 前記ゲート絶縁膜と基板に形成される半導体層と、 前記第１ゲート電極の一方の側の半導体層に形成される
第１不純物領域と、 前記第３ゲート電極の上、第２ゲート電極の側面、前記
第１ゲート電極の他方の側の上の半導体層に形成される
第２不純物領域と、を備えることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】 基板と、 前記基板の所定の領域に形成される絶縁膜と、 前記絶縁膜の上部から絶縁膜の一方の側の基板上に形成
される第１ゲート電極と、 前記第１ゲート電極の所定の部位から立ち上がるように
形成される第２ゲート電極と、 前記第２ゲート電極の先端部に、前記第１ゲート電極と
の間に一定の空間を有し、前記第１ゲート電極と平行に
形成される第３ゲート電極と、 前記第１、第２、第３ゲート電極の露出された表面に形
成されるゲート絶縁膜と、 前記ゲート絶縁膜及び基板上に形成される半導体層と、 前記絶縁膜の一方の端部側の基板上の前記半導体層に形
成される第１不純物領域と、 前記第３ゲート電極の上、第２ゲート電極の側面、第１
ゲート電極の前記絶縁膜の他方の側の基板上とにわたる
前記半導体層に形成される第２不純物領域と、を備える
ことを特徴とする薄膜トランジスタ。 - 【請求項３】 前記第１不純物領域と第１ゲート電極
との間には前記絶縁膜の厚さだけオフセットされる請求
項２に記載の薄膜トランジスタ。 - 【請求項４】 （１）基板の所定の領域に第１導電層
及び絶縁膜を順次に形成して、選択的に除去する工程
と、 （２）前記絶縁膜上と絶縁膜の一方の側の基板上とにわ
たって前記第１導電層と連結されるように第２導電層を
形成する工程と、 （３）前記絶縁膜を除去する工程と、 （４）前記第１、第２導電層の露出された表面にゲート
絶縁膜を形成する工程と、 （５）前記ゲート絶縁膜を含んだ基板の全面に半導体層
を形成する工程と、 （６）前記ゲート電極の側面の半導体層に絶縁膜側壁を
形成する工程と、 （７）絶縁膜側壁をマスクに用いて前記半導体層に第
１、第２不純物領域を形成する工程と、を備えることを
特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 （１）基板上の所定の領域に、第１絶縁
膜、第１導電層及び第２絶縁膜を順次に形成して、選択
的に除去する工程と、 （２）前記第２絶縁膜の上側と第２絶縁膜の一方の側の
基板上とにわたって前記第１導電層と連結されるように
第２導電層を形成する工程と、 （３）前記第２絶縁膜を除去する工程と、 （４）前記第１、第２導電層の露出された表面にゲート
絶縁膜を形成する工程と、 （５）前記ゲート絶縁膜を含んだ基板の全面に半導体層
を形成する工程と、 （６）前記半導体層に不純物イオンを傾斜イオン注入し
て第１、第２不純物領域を形成する工程と、を備えるこ
とを特徴とする薄膜トランジスタの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR44972/1995 | 1995-11-29 | ||
| KR1019950044973A KR100198629B1 (ko) | 1995-11-29 | 1995-11-29 | 박막트랜지스터의 구조 및 제조방법 |
| KR44973/1995 | 1995-11-29 | ||
| KR1019950044972A KR100198630B1 (ko) | 1995-11-29 | 1995-11-29 | 박막트랜지스터의 구조 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232448A JPH09232448A (ja) | 1997-09-05 |
| JP2739642B2 true JP2739642B2 (ja) | 1998-04-15 |
Family
ID=26631439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8333130A Expired - Fee Related JP2739642B2 (ja) | 1995-11-29 | 1996-11-29 | 薄膜トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5780911A (ja) |
| JP (1) | JP2739642B2 (ja) |
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| KR100252913B1 (ko) * | 1997-04-21 | 2000-04-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| NO306529B1 (no) * | 1998-01-16 | 1999-11-15 | Opticom As | Transistor |
| KR100298438B1 (ko) | 1998-01-26 | 2001-08-07 | 김영환 | 박막트랜지스터및이의제조방법 |
| JP3844613B2 (ja) * | 1998-04-28 | 2006-11-15 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ回路およびそれを用いた表示装置 |
| FR2861501B1 (fr) * | 2003-10-22 | 2006-01-13 | Commissariat Energie Atomique | Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors |
| US7518195B2 (en) * | 2004-10-21 | 2009-04-14 | Commissariat A L'energie Atomique | Field-effect microelectronic device, capable of forming one or several transistor channels |
| FR2895835B1 (fr) * | 2005-12-30 | 2008-05-09 | Commissariat Energie Atomique | Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain |
| FR2921757B1 (fr) * | 2007-09-28 | 2009-12-18 | Commissariat Energie Atomique | Structure de transistor double-grille dotee d'un canal a plusieurs branches. |
| US7923313B1 (en) * | 2010-02-26 | 2011-04-12 | Eastman Kodak Company | Method of making transistor including reentrant profile |
| US8803203B2 (en) * | 2010-02-26 | 2014-08-12 | Eastman Kodak Company | Transistor including reentrant profile |
| US8674748B2 (en) | 2011-01-07 | 2014-03-18 | Eastman Kodak Company | Actuating transistor including multi-layer reentrant profile |
| WO2012094357A2 (en) * | 2011-01-07 | 2012-07-12 | Eastman Kodak Company | Transistor including multiple reentrant profiles |
| US8492769B2 (en) * | 2011-01-07 | 2013-07-23 | Eastman Kodak Company | Transistor including multi-layer reentrant profile |
| WO2012094109A1 (en) * | 2011-01-07 | 2012-07-12 | Eastman Kodak Company | Transistor including reduced channel length |
| US8847232B2 (en) | 2011-01-07 | 2014-09-30 | Eastman Kodak Company | Transistor including reduced channel length |
| US8946070B2 (en) | 2013-06-19 | 2015-02-03 | Eastman Kodak Company | Four terminal transistor fabrication |
| US20140374806A1 (en) * | 2013-06-19 | 2014-12-25 | Lee W. Tutt | Four terminal transistor |
| KR102191215B1 (ko) | 2013-12-20 | 2020-12-16 | 삼성전자주식회사 | 에스램 셀 및 그 제조 방법 |
| CN103824780B (zh) * | 2014-02-28 | 2016-03-30 | 上海和辉光电有限公司 | 一种低温多晶硅tft器件及其制造方法 |
| US9236486B2 (en) * | 2014-03-06 | 2016-01-12 | Eastman Kodak Company | Offset independently operable VTFT electrodes |
| KR102551995B1 (ko) * | 2018-11-16 | 2023-07-06 | 엘지디스플레이 주식회사 | 수직 구조 트랜지스터 및 전자장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05343679A (ja) * | 1992-06-10 | 1993-12-24 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JPH0793441B2 (ja) * | 1992-04-24 | 1995-10-09 | ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド | 薄膜トランジスタ及びその製造方法 |
| KR970007965B1 (en) * | 1994-05-12 | 1997-05-19 | Lg Semicon Co Ltd | Structure and fabrication method of tft |
-
1996
- 1996-11-26 US US08/756,451 patent/US5780911A/en not_active Expired - Fee Related
- 1996-11-29 JP JP8333130A patent/JP2739642B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232448A (ja) | 1997-09-05 |
| US5780911A (en) | 1998-07-14 |
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