KR0186188B1 - 박막 트랜지스터의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 박막 트랜스터에 관한 것으로 반전층을 이용한 얇은 소오스/드레인 영역을 형성시켜 고집적 소자에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
이를 위한 본 발명의 박막 트랜지스터 구조는 기판 양측에 형성되는 소오스/드레인 불순물 영역과, 채널영역의 반도체 기판상에 양측으로 분리 형성되어 전압인가에 따라 하측기판에 인버젼 영역을 형성하는 제1, 제2 인버젼 게이트 전극들과, 상기 제1, 제2 인버젼 게이트 전극들의 분리 영역과 상기 제1, 제2 인버젼 게이트 전극의 일부를 포함하도록 형성되는 메인 게이트 전극과, 상기 메인 게이트 전극 상부에 형성되는 메인 게이트 캡 절연막과, 상기 메인 게이트 전극과 메인 게이트 캡 절연막을 기둥으로하여 형성되는 측벽과, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 형성되는 소오스/드레인 전극을 포함하여 이루어지고, 본 발명에 따른 박막 트랜지스터 제조방법은 반도체 기판상에 일정간격을 갖도록 제1, 제2 인버젼 게이트 전극을 형성하는 단계와, 상기 제1, 제2 인버젼 게이트 전극의 일정부분이 오버랩 되도록 메인 게이트 전극 및 게이트 캡 절연막을 형성한 후, 측벽을 형성하는 단계와, 상기 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 콘택홀을 형성하여 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
제1도는 종래 박막 트랜지스터의 제조공정 단면도.
제2도는 본 발명의 박막 트랜지스터의 구조단면도.
제3도는 본 발명의 박막 트랜지스터의 제조공정 단면도.
제4도는 본 발명을 이용하여 회로를 구성할 수 있는 실시예.
* 도면의 주요부분에 대한 부호의 설명
21 : 절연기판 22 : 인버젼 게이트 절연막
23 : 인버젼 게이트 폴리 23a, 23b : 제 1, 제 2 인버젼 게이트 전극
25 : 메인 게이트 절연막 26 : 메인 게이트 전극
27 : 메인 게이트 캡 절연막 28 : 메인 게이트 측벽
30, 30a : 소오스/드레인 전극
본 발명은 반도체 소자의 박막 트랜지스터에 관한 것으로 특히, 반전층을 이용한 얇은 소오스/드레인영역을 형성시켜 고집적 소자에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 1M급 이상의 SRAM 소자에서 로드 레지스터 (Load Resistor) 대신 사용되기도하고, 액정표시소자(Liquid Crystal Display)에서 각화소영역의 화상데이터 신호를 스위칭하는 스위칭 소자로 널리 사용되고 있다.
이에 고품질의 SRAM을 만들기 위해서는 박막 트랜지스터의 오프 전류(off current)는 감소하고, 온 전류 (on current)는 증가하여야 SRAM셀의 소비전력을 감소시킬수 있고 기억특성을 향상시킬 수 있다.
이하, 첨부도면을 참조하여 종래의 박막 트랜지스터 제조방법을 설명하면 다음과 같다.
제1도는 종래 박막 트랜지스터의 공정단면도로써, 종래의 MOS 박막 트랜지스터 제조방법을 보텀 게이트(bottom gate)를 기본으로 한 보디 폴리 실리콘의 고상성장에 의해 그레인 사이즈(grain size)를 크게 제조하였다.
이때의 고상성장 방법은 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하였다.
먼저, 제1도(a)에서와 같이, 절연기판(1) 또는 절연막위에 폴리실리콘을 증착하고 게이트 마스크를 이용한 사진식각 공정을 통해 폴리실리콘을 패터닝하여 게이트전극(2)을 형성한다.
그리고 전면에 CVD(Chemical Vapor Deposition)법으로 게이트 절연막(3)과 보디 폴리실리콘(body polysilicon)(4)을 차례로 증착한다.
이어, 600℃부근에서 24시간 동안 장시간 열처리를 수행하는 고상성장법을 통해 보디 폴리실리콘의 그레인 사이즈를 크게 한다.
이어서, 제1도(b)에서와 같이, 상기 보디 폴리실리콘(4)상에 감광막(5)을 증착하고, 노광 및 현상공정을 통해 채널영역을 마스킹한다.
이때, 소오스 영역은 게이트 전극과 오버랩되고, 드레인 영역은 게이트 전극과 옵셋(off-set)되도록 채널영역을 마스킹한다.
이어서, 상기 감광막을 마스크로 이용하여 소오스/드레인 형성용 불순물 이온주입을 실시하여 소오소/드레인 영역을 형성한다.
이어서, 제1도(c)에서와 같이, 상기 보디 폴리실리콘상에 절연막(6)을 증착하고, 소오스/드레인 영역의 보디 폴리실리콘이 노출되도록 콘택홀을 형성한 후, 메탈층(7)을 형성하여 모스 박막 트랜지스터를 완성한다.
그러나 상기와 같은 종래의 박막 트랜지스터 제조방법은 얼라인(align)정도에 따라 오프 전류의 변화가 심하여 신뢰성이 저하되며, 박막 트랜지스터의 채널이 평면적으로 구성되므로 셀 사이즈가 작아지며, 채널의 길이 또한 작아져 누설전류가 증가하고, 셀 사이즈에 따른 직접도에 어려움이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 셀프 얼라인(self-align)에 의해 소오스/드레인을 형성하여 공정을 단순화하고, 얇은 소오스/드레인 영역을 형성하므로 셀 사이즈를 최소화 하는데 적당한 박막 트랜지스터의 구조 및 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 구조는 기판 양측에 형성되는 소오스/드레인 불순물 영역과, 채널영역의 반도체 기판상에 양측으로 분리 형성되어 전압인가에 따라 하측기판에 인버젼 영역을 형성하는 제1, 제2 인버젼 게이트 전극들과, 상기 제1,제2 인버젼 게이트 전극들의 분리영역과 상기 제1, 제2 인버젼 게이트 전극의 일부를 포함하도록 형성되는 메인 게이트 전극과, 상기 메인 게이트 전극 상부에 형성되는 메인 게이트 캡 절연막과, 상기 메인 게이트 전극과 메인 게이트 캡 절연막을 기둥으로하여 형성되는 측벽과, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 형성되는 소오스/드레인 전극을 포함하여 이루어지고, 본 발명에 따른 박막 트랜지스터 제조방법은 반도체 기판상에 일정간격을 갖도록 제1, 제2 인버젼 게이트 전극을 형성하는 단계와, 상기 제1, 제2 인버젼 게이트 전극의 일정부분이 오버랩 되도록 메인 게이트 전극 및 게이트 캡 절연막을 형성한 후, 측벽을 형성하는 단계와, 상기 메인 게이트 캡 절연막 및 측벽을 마스크로하여 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 콘택홀을 형성하여 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 박막 트랜지스터의 구조 및 제조방법을 설명하면 다음과 같다.
제2도는 본 발명의 박막 트랜지스터의 구조단면도이고, 제3도는 본 발명의 박막 트랜지스터의 제조방법을 나타낸 공정단면도이며, 제4도는 본 발명을 이용하여 회로를 구성할 수 있는 실시예를 나타낸 것이다.
먼저, 본 발명의 박막 트랜지스터의 구조는 제2도에 도시한 바와 같이, 기판과 절연되어 일정한 간격을 가지고 형성되는 제1, 제2 인버젼 게이트 전극(23a)(23b)과, 상기 제1, 제2 인버젼 게이트 전극(23a)(23b) 상부에 형성되는 메인 게이트 절연막(25)과, 상기 메인 게이트 절연막(25) 상부의 일정영역과 제1, 제2 인버젼 게이트 전극(23a)(23b) 사이의 기판상에 형성되는 메인 게이트 전극(26)과, 상기 메인 게이트 전극(26)상에 형성되는 메인 게이트 캡 절연막(27)과, 상기 메인 게이트 전극(26)과 메인 게이트 절연막(25) 양측에 형성되는 메인 게이트 측벽(28)과, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 형성되는 소오스/드레인 전극(30)(30a)을 포함하여 구성된다.
상기와 같은 구조를 갖는 본 발명의 박막 트랜지스터 제조방법은 다음과 같다.
제3도(a)에 도시한 바와 같이, 기판(21)상에 인버젼 게이트 절연막(22)과 인버젼 게이트 폴리(23)를 차례로 증착하고, 상기 인버젼 게이트 폴리(23) 상부에 감광막(24)을 도포한 후, 사진식각 공정을 통해 상기 인버젼 게이트 폴리(23)와 인버젼 게이트 절연막(22)을 선택적으로 제거하여 메인 게이트 전극 영역을 정의한다.
이어, 제3도(b)에 도시한 바와 같이, 상기 인버젼 게이트 폴리(23)를 포함한 기판(21)상에 메인 게이트 절연막(25)을 증착하고, 메인 게이트 폴리와 절연막을 차례로 증착한다.
그리고, 상기 절연막상에 감광막을 도포하여 상기 인버젼 게이트 폴리(23)와 오버랩되도록 메인 게이트 폴리 및 절연막을 패터닝한 후, 사진식각 공정을 통해 불필요한 메인 게이트 폴리 및 절연막을 선택적으로 제거하여 메인 게이트 전극(26)과 메인 게이트 캡 절연막(27)을 형성한다.
이어, 제3도(c)에 도시한 바와 같이, 전면에 메인 게이트 측벽 형성용 절연막을 증착한 후 에치백 공정을 통해 메인 게이트 측벽(28)을 형성한다.
그리고, 상기 메인 캡 절연막(27) 및 메인 게이트 측벽(28)을 마스크로하여 메인 게이트 절연막(25), 인버젼 게이트 폴리(23), 인버젼 게이트 절연막(22)을 선택적으로 식각하여 제1, 제2 인버젼 게이트 전극(23a)(23b)을 형성하고, 소오스/드레인 영역을 형성하기 위한 불순물 이온 주입을 실시하여 상기 제1, 제2 인버젼 게이트 전극(23a)(23b) 양측의 기판에 소오스/드레인 불순물 영역(S/D)을 형성한다.
이어, 제3도(d)에 도시한 바와 같이, 전면에 절연막(29)을 증착하고, 소오스/드레인 불순물 영역의 반도체 기판이 노출되도록 콘택홀을 형성한 후, 전면에 메탈층을 증착하고, 불필요한 부분의 메탈층을 제거하여 소오스/드레인 전극(30)(30a)을 형성하면 본 발명의 박막 트랜지스터 제조공정이 완료된다.
여기서, 상기 제1 인버젼 게이트 전극(23a)과 제2 인버젼 게이트 전극(23b)는 좌우대칭 또는 비대칭으로 형성 가능하다.
즉, 제2 인버젼 게이트 전극(23b)의 일측이 드레인 전극(30b)과 전기적 접촉을 이루도록 콘택형성시에 제2 인버젼 게이트 전극(23b)의 일측을 노출시키는 비대칭과, 상기 제2 인버젼 게이트 전극(23b)을 전혀 노출시키지 않고, 좌우대칭 되도록 형성하는 좌우대칭 제1, 제2 인버젼 게이트 전극(23a)(23b)을 형성하는 것이 가능하다.
또한, 상기 제1, 제2 인버젼 게이트 전극(23a)(23b)으로 인한 인버젼층이 셀프-얼라인 되므로 상기 인버젼층이 메인 게이트 전극(26)의 소오스/드레인 역할을 할 수 있어 얇은 소오스/드레인 영역을 형성하는 것이 가능하다.
한편, 제4도(a)~(c)는 본 발명을 이용하여 구성할 수 있는 회로의 실시예를 나타낸 것으로써, 제3도(a)에서와 같이, VDS(소오스 드레인 간의 전압)에 의해 TR2와 TR3의 게이트 전압이 인가되면 TR2와 TR3가 턴-온되며 이때 TR1의 Vgs가 TR1의 문턱전압(VT)보다 높으면 TR1이 턴-온되어 결국 VDS에서 VSS로 전류가 흐르게 된다.
이때, 상기 TR2와 TR3의 인버젼층은 TR1의 소오드/드레인 역할을 할 수 있으므로 얇은 소오스/드레인 영역의 형성이 가능하다.
이어서, 제4도(b)에서와 같이, Vgs가 TR1과 TR2의 게이트 전압으로 공통 인가되고, TR3의 게이트 단자에 VDS전압이 인가되면 TR1, TR2, TR3는 턴-온 된다.
이때, 상기 TR3의 인버젼층은 TR1의 드레인 영역으로 사용할 수 있으므로 얇은 드레인 영역의 형성이 가능하다.
이어 제4도(c)에서와 같이, TR1과 TR2의 게이트 전압으로 Vgs가 인가되고 TR3의 게이트 입력이 VDD와 연결될 때, 상기 Vgs에 의해 TR1과 TR2는 턴-온되지만, TR3는 턴-오프된다.
여기서, 상기 제4도(a)(b)(c)와 같은 회로는 본 발명의 박막 트랜지스터의 절단 단면에 따라 결정되며 각각의 게이트 단자의 전압인가는 임의로 구성 가능하다.
이상 상술한 바와 같이, 본 발명의 박막 트랜지스터의 구조 및 제조방법은 셀프-얼라인에 의한 인버젼층의 형성으로 전체 채널길이를 넓히면서도 얇은 소오스/드레인 영역을 형성할 수 있는 효과가 있다.
Claims (4)
- 기판 양측에 형성되는 소오스/드레인 불순물 영역, 채널영역의 반도체 기판상에 양측으로 분리 형성되어 전압인가에 따라 하측기판에 인버젼 영역을 형성하는 제1, 제2 인버젼 게이트 전극, 상기 제1, 제2 인버젼 게이트의 분리영역과 상기 제1, 제2 인버젼 게이트 전극의 일부를 포함하도록 형성되는 메인 게이트 전극, 상기 메인 게이트 전극 상부에 형성되는 메인 게이트 캡 절연막, 상기 메인 게이트 전극과 메인 게이트 캡 절연막을 기둥으로하여 형성되는 측벽, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 형성되는 소오스/드레인 전극을 포함하여 이루어지는 박막 트랜지스터의 구조.
- 제1항에 있어서, 상기 제1,제2 인버젼 게이트 전극은 좌우대칭 또는 비대칭으로 구성함을 특징으로 하는 박막 트랜지스터의 구조.
- 제1항에 있어서, 상기 인버젼 영역은 상기 메인 게이트 전극의 소오스/드레인 영역으로 이용함을 특징으로 하는 박막 트랜지스터의 구조.
- 반도체 기판상에 일정간격을 갖도록 제1,제2 인버젼 게이트 전극을 형성하는 단계, 상기 제1, 제2 인버젼 게이트 전극의 일정부분이 오버랩되도록 메인 게이트 전극 및 메인 게이트 캡 절연막을 형성한 후, 측벽을 형성하는 단계, 상기 메인 게이트 캡 절연막 및 측벽을 마스크로하여 소오스/드레인 불순물 영역을 형성하는 단계, 상기 소오스/드레인 불순물 영역과 전기적으로 접촉되도록 콘택홀을 형성하여 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
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