KR0172852B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로서, 본 발명은 반도체기판에 형성된 제1 절연막과 제1 도전층, 이 제1 도전층위에 차례로 형성된 제2 절연막과 제2 도전층 및 제3 절연막, 이들 제2 절연막과 제2 도전층 및 제3 절연막 내부에 형성된 콘택홀, 이 콘택홀측벽에 형성된 게이트절연막, 이 게이트절연막이 형성된 콘택홀 및 상기 제3 절연막 표면에 형성되어 불순물주입을 통해 채널영역과 소오스영역으로 사용되는 제3 도전층으로 구성된다.
본 발명은 기판상에 드레인영역과 게이트전극 및 소오스영역이 수직으로 형성되어 있어. 셀점유면적을 적게 차지하므로 셀의 고집적화를 이룰수 있고, 게이트전극이 채널영역을 감싸는 구조로 되어 있어 트랜지스터의 특성이 향상되므로 셀을 안정화시킬수 있다.
Description
제1도는 종래의 P형 MOS 박막트랜지스터의 구조단면도.
제2도 (a)∼(d)는 종래의 P형 MOS 박막트랜지스터의 제조공정 단면도.
제3도는 본 발명에 따른 P형 MOS 박막트랜지스터의 구조단면도.
제4도 (a)∼(e)는 본 발명에 따른 P형 MOS 박막트랜지스터의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 제1 절연막
3 : 제1 도전층 4 : 제2 절연막
5 : 제2 도전층 6 : 제3 절연막
7 : 감광막 8 : 콘택홀
9 : 제4 절연막 9a : 게이트절연막
10 : 제3 도전층 10a : 소오스영역
10b : 채널영역
본 발명은 반도체소자인 박막트랜지스터에 관한 것으로, 특히 기판상에 드레인영역과 게이트전극 및 소오스영역을 수직으로 형성하여 셀점유면적을 줄이고, 게이트전극이 채널영역을 감싸도록 하여 트랜지스터의 특성을 향상시키므로써 고집적 SRAM 셀에 적합하도록 한 박막트랜지스터 및 그 제조방법에 관한 것이다.
일번적으로 박막트랜지스터는 1M급 이상의 SRAM 셀등에서 로드레지스터(Road resistor)대신에 사용되거나 액정표시장치에서 각 화소영역의 화상데이터 신호를 스위칭하는 스위칭소자로 널리 사용되고 있다.
이렇게 여러 분야에서 사용되는 박막트랜지스터는 오프전류(Off Current)가 작고, 온전류(On Current)가 큰값을 갖는 것이 바람직하다.
예를 들면, SRAM 셀에 적용시 셀의 소비전력을 감소시킬수 있음은 물론 셀의 기억특성을 향상시킬 수가 있다.
제1도는 상기와 같은 온/오프 전류비를 향상시키기 위해 제조사용 되어진 종래의 P형 MOS 박막트랜지스터의 구조단면도를 도시한 것이다.
상기 종래의 P형 MOS 박막트랜지스터는 P형 실리콘기판(11)상에 폴리실리콘이 증착되어 소정의 게이트전극(12)이 형성되어 있다.
게이트절연막(13)은 이 게이트전극(12)위에 형성되어 있다.
소오스영역(14a) 및 드레인영역(14b)은 이 게이트절연막(13)상에 보디폴리실리콘(14)의 증착과 P형 불순물(BF2) 이온주입을 통해 형성되어 있다.
또한 제2도 (a)∼(d)는 상기 종래의 P형 MOS 박막트랜지스터의 제조방법을 설명하기 위한 공정별 단면도를 도시한 것이다.
제1도 (a)에 도시된 바와 같이, 기판(11) 또는 절연막(미도시)위에 폴리실리콘을 증착한다.
이어 이 폴리실리콘을 게이트마스크를 이용한 사진식각공정에 의해 패터닝하여 게이트전극(12)을 형성한다.
다음에 제2도 (b)에 도시된 바와 같이, 상기 게이트전극(12)을 포함한 기판(11)상에 CVD 방법에 의해 게이트절연막(13)과 보디폴리실리콘(14)을 차례로 증착한다.
그다음 600℃ 온도근처에서 24시간 정도의 장시간동안 열처리를 수행하는 고상성장법을 통해 보디실리콘의 그레인사이즈를 크게 성장시킨다.
이어서 제2도 (c)에 도시된 바와 같이, 상기 보디폴리실리콘(14)위에 감광막(15)을 증착한 다음 이를 노광 및 현상하여 소오스영역과 드레인영역을 마스킹한다.
이때, 이 마스킹공정은 소오스영역이 게이트전극(12)과 오버랩(Over Lap)되도록 하고, 드레인영역이 게이트전극(12)과 오프셋(Off-Set)되도록 한다.
이렇게 채널영역이 마스킹된 상기 보디폴리실리콘(14)위에 P형 불순물(BF2)이온을 주입하여 소오스영역(14a) 및 드레인영역(14b)을 형성하므로서 종래의 P형 MOS 박막트랜지스터가 완성된다.
이러한 종래의 P-MOS 박막트랜지스터는 게이트전극과 소오스 및 드레인구조가 기판상에 평면적으로 배열되어 있어, 셀점유면적을 크게 차지하게 되므로 고집적화의 SRAM 셀 제조에 이용하기에는 적합하지 못한 문제점이 있다.
또한 기판상에 형성된 게이트전극은 채널내의 채널전하를 제어하기 때문에, 채널전체가 인버젼(Inversion)되기 위해서는 보디폴리실리콘위에 다시 제2 게이트절연막을 증착하고, 그위에 제2 게이트를 형성해야 하므로 셀의 단차가 증가하는 문제점이 있다.
그리고 게이트전극과 채널영역을 형성할때마다 마스크를 사용해야 하므로 그만큼 제조공정수가 증가되어 생산원가가 비싸지는 문제점이 있다.
본 발명은 이러한 종래의 문제점을 해소하기 위하여 안출된 것으로서, 본 발명의 목적은 기판상에 채널영역을 기판상에 수직으로 형성하여 TFT 특성을 향상시키고, 드레인영역과 게이트전극 및 소오스영역을 기판상에 수직으로 형성하여, 셀점유면적을 줄임으로서 고집적의 SRAM 셀에 적합하도록 한 박막트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는 반도체기판 : 이 반도체기판상에 형성된 제1 절연막 : 이제1 절연막위에 형성된 제1 도전층 : 이 제1 도전층위에 차례로 형성된 제2 절연막과 제2 도전층 및 제3 절연막 : 이들 제2 절연막과 제2 도전층 및 제3 절연막 내부에 형성된 콘택홀 : 이 콘택홀측벽에 형성된 게이트절연막 : 이 게이트절연막이 덮여 있는 콘택홀 및 상기 제3 절연막상에 형성되고, 그위에 불순물이온이 이온주입된 제3 도전층으로 구성된다.
또한 본 발명에 따른 박막트랜지스터의 제조방법은 반도체기판상에 제1 절연막, 제1 도전층, 제2 절연막, 제2 도전층, 제3 절연막을 차례로 형성하는 공정 : 이 제3 절연막위에 감광막을 패터닝한 다음 상기 제2 절연막과 제2 도전층 및 제3 절연막을 식각시켜 콘택홀을 형성하는 공정 : 이 콘택홀과 제3절연막상에 게이트산화막을 형성하는 공정; 이 게이트산화막을 마스크없이 식각시키는 공정 : 이 게이트산화막이 형성된 콘택홀과 제3 절연막위에 이 콘택홀을 매립하는 제3 도전층을 형성하는 공정, 이 제3 도전층상에 불순물이온을 주입하는 공정으로 이루어진다.
이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 P형 MOS 박막트랜지스터의 구조단면도이다.
본 발명에 따른 박막트랜지스터는 반도체기판(1)상에 제1 절연막(2)이 형성되어 있다.
이 제1 절연막(2)위에 드레인영역으로 사용되는 제 1 도전층(3)이 형성되어 있다.
이 제1 도전층(3)에는 제2 절연막(4)과, 게이트전극으로 사용되는 제2 도전층(5) 및, 제3 절연막(6)이 차례로 형성되어 있다.
이들 제2 절연막(4)과 제2 도전층(5) 및 제3 절연막(6) 내부에는 소정깊이만큼 식각된 콘택홀(8)(Contact Hole)이 형성되어 있다.
이 콘택홀(8) 측면에는 게이트절연막(9a)이 형성되어 있다.
이 게이트절연막(9a)이 형성된 콘택홀(8)및 상기 제3 절연막(6) 표면에 상기 콘택홀(8)을 매립하는 제3 도전층(10)이 형성되어 있다.
이 제3 도전층(10)에는 P형 불순물도핑을 통해 소오스영역(10a) 및 채널영역(10b)이 형성되어 있다.
여기서, 상기 소오스영역(10a)는 상기 P형 불순물(BF2)이 도핑된 제3 도전층(10) 부위에 형성되고, 상기 채널영역(10b)은 상기 게이트절연막(9a)이 형성된 콘택홀(8)에 매립된 상기 제3 도전층(10) 부위에 형성되어 있다.
상기 구성으로 된 박막트랜지스터의 제조방법을 제4도 (a)∼(d)를 참조하여 상세히 설명한다.
제4도 (a)∼(d)는 박막트랜지스터의 공정별 단면도를 도시한 것이다.
본 발명에 따른 박막트랜지스터의 제조방법은 먼저, 제4도 (a)에 도시된 바와 같이, 반도체기판(1)위에 산화막을 증착하여 제1 절연막(2)을 형성한다.
그다음 이 제1 절연막(2)위에 P+도우프드폴리실리콘을 증착하여 드레인영역으로 사용되는 제1 도전층(3)을 형성한다.
이어 이 제1 도전층(3)위에 제2 절연막(4)과, 게이트전극으로 사용되는 제2 도전층(5) 및, 제3 절연막(6)을 차례로 증착한다.
이때, 상기 제2 및 제3 절연막(4)(6)으로는 산화막을 사용하고, 제2 도전층(5)으로는 N+도우프드실리콘을 사용한다.
그다음, 제4 (b)에 도시된 바와 같이, 상기 제3 절연막(6)위에 감광막(7)을 도또한 다음 이를 선택적으로 노광 및 현상하여 소정의 감광막패턴을 형성한다.
이어 감광막패턴을 마스크로 하여 상기 제3 절연막(6)과 제2 도전층(5) 및 제2 절연막(4)을 차례로 식각시키므로서 콘택홀(8)(Contact Hole)을 형성한다.
이어서 제4도 (c)에 도시된 바와 같이, 상기 감광막(7)을 제거한 다음 상기 콘택홀(8)과 상기 제3 절연막(6)상에 게이트절연막으로 사용되는 제4 절연막(9)을 형성한다.
이때 이 제4 절연막(9)으로는 CVD 산화막을 사용한다.
그다음, 제4도 (d)에 도시된 바와 같이, 제4 절연막(9)을 마스크(Mask)없이 상기 콘택홀(8) 하부면에 접촉된 제1 도전층(3)이 노출되도록 식각하여 콘택홀(8) 측벽에만 게이트산화막(9a)을 형성한다.
이어 이 게이트산화막(9a)이 형성된 콘택홀(8) 및 상기 제3 절연막(6)상에 이 콘택홀(8)이 매립되도록 소오스영역 및 채널영역으로 사용되는 제3 도전층(10)을 증착한다.
이어서, 이제3 도전층(10)위에 P형 분순물(BF2)을 이온주입(Implantation)하여 이 P형 불순물이 도핑된 부위에는 소오스영역(10b)을 형성하고, 이 P형 불순물이 도핑되지 않은 부위에는 채널영역(10b)을 각각 형성하므로서 박막트랜지스터를 완성한다.
이와 같은 공정에 의해 완성된 박막트랜지스터는 기판(1)상에 수직으로 형성된 채널영역(10b)을 게이트전극으로 사용되는 제2 도전층이 완전감싸는 구조로 되어 있다.
그러므로 채널의 전계분포가 일정해지므로써 누설전류(Leakage Current)가 감소되고, 온전류가 증가되므로써 박막트랜지스터의 특성이 향상된다.
또한 기판상에 드레인영역과, 게이트영역 및 소오스영역이 수직으로 형성되어 있어, 셀점유면적을 적게 차지하므로 고집적화의 SRAM 셀에 적합하다.
더욱이 마스크(Mask)의 사용횟수가 줄어들므로 생산원가를 낮출 수가 있다.
Claims (12)
- 반도체기판 : 이 반도체기판상에 형성된 제1 절연막 : 이 제1 절연막 위에 형성된 제1 도전층 : 이 제1 도전층 위에 차례로 형성된 제2 절연막과 제2 도전층 및 제3 절연막 : 이들 제2 절연막과 제2 도전층 및 제3 절연막 내부에 형성된 콘택홀 : 이 콘택홀측벽에 형성된 게이트 절연막 : 이 게이트 절연막이 덮여진 콘택홀 및 상기 제3 절연막에 형성되어 불순물이온이 도핑된 제3 도전층으로 구성된 박막트랜지스터.
- 제1항에 있어서, 상기 제1 도전층은 드레인 영역을 구성하는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 제2 도전층은 게이트 전극을 구성하는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 제3 도전층은 소오스 영역 및 채널영역을 구성하는 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 채널영역은 콘택홀내에 매립된 제3 도전층 부위를 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 채널영역은 반도체기판상에 수직으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제4항에 있어서, 상기 채널영역은 제2 도전층이 감싸도록 구성하는 것을 특징으로 하는 박막트랜지스터.
- 반도체기판상에 제1 절연막, 제1 도전층, 제2 절연막, 제2 도전층, 제3 절연막을 차례로 형성하는 공정 : 이 제3 절연막 위에 감광막을 패터닝한 후 상기 제2 절연막과 제2 도전층 및 제3 절연막을 식각시켜 콘택홀을 형성하는 방법 : 이 콘택홀과 제3 절연막상에 제4 절연막을 형성하는 공정 : 이 제4 절연막을 마스크 없이 식각하여 게이트 절연막을 형성하는 공정 : 이 게이트 절연막이 형성된 콘택홀과 제3 절연막 위에 이 콘택홀을 매립하는 제3 도전층을 형성하는 공정 : 이 제3 도전층상에 불순물을 이온주입하는 공정으로 이루어진 박막트랜지스터의 제조방법.
- 제10항에 있어서, 상기 제1 도전층은 P+도우프드폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제10항에 있어서, 상기 제2 도전층은 N+도우프드폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제10항에 있어서, 게이트절연막은 콘택홀 측벽에만 남도록 식각시키는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제10항에 있어서, 상기 제3 도전층은 P+언도우프드폴리실리콘을 증착하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20060920 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |