KR0124626B1 - 박막 트랜지스터 제조방법 - Google Patents

박막 트랜지스터 제조방법

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KR0124626B1 KR1019940001813A KR19940001813A KR0124626B1 KR 0124626 B1 KR0124626 B1 KR 0124626B1 KR 1019940001813 A KR1019940001813 A KR 1019940001813A KR 19940001813 A KR19940001813 A KR 19940001813A KR 0124626 B1 KR0124626 B1 KR 0124626B1
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Abstract

본 발명은 박막 트랜지스터 제조방법에 관한 것으로 에스램(SRAM)의 메모리 셀(Memory Cell)에 적당하도록 한 박막 트랜지스터의 제조방법에 관한 것이다.
이와 같은 본 발명은 절연기판위에 게이트전극을 형성하는 공정과, 전면에 게이트 절연막과 반도체층을 차례로 증착하는 공정과, 상기 반도체층을 이방성 건식 식각하여 게이트전극 측벽에 사이드 월 반도체층을 형성하는 스텝과, 상기 반도체층에 선택적으로 이온주입하여 소오스 및 드레인 정션을 형성하는 공정을 포함하여 이루어진다.
따라서, 채널영역에 평행한 방향으로 그레인 바운더리가 존재하지 않으므로 누설전류발생이 억제되어 온/오프 전류비가 향상되며, 이로인해 옵셋을 갖지 않아도 되므로 셀 사이즈를 줄일 수 있는 효과가 있다.

Description

박막 트랜지스터 제조방법
제1도는 일반적인 CMOS SRAM의 회로적 구성도.
제2도는 종래의 P형 MOS 박막 트랜지스터 공정단면도.
제3도는 종래의 P형 MOS 박막 트랜지스터 보디폴리실리콘 구성도.
제4도는 본 발명의 P형 MOS 박막 트랜지스터 공정단면 및 사시도.
제5도는 본 발명의 P형 MOS 박막 트랜지스터 보디폴리실리콘 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 절연기판 12 : 게이트전극
13 : 캡게이트 절연막 14 : 게이트 절연막
15 : 보디폴리실리콘 15a : 사이드 월 보디폴리실리콘
16a, 16b : 소오스 및 드레인 정션
본 발명은 반도체 소자인 박막 트랜지스터에 관한 것으로, 특히 에스램(SRAM)의 메모리 셀(Memory Cell)에 적당하도록 한 박막 트랜지스터 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 1M급 이상의 SRAM 소자에서 로드 레지스터(Load Resistor) 대신 사용되기도 하고, 액정표시소자(Liquid Crystal Display)에서 각 화소영역의 화상 데이터 신호를 스위칭하는 스위칭 소자로 널리 사용되고 있다. 로드 레지스트 대신 P채널 박막 트랜지스터를 부하소자로 사용한 SRAM의 회로적 구성은 제1도와 같다.
즉, n채널 MOS 트랜지스터(Q1, Q2)는 P채널 박막 트랜지스터(Q5, Q6)를 부하로 사용하는 인버터를 교차 접속한 플립플롭(Flip-Flop)으로 기본셀을 형성한다.
각 기본셀은 n채널 MOS 트랜지스터(Q3, Q4)의 소오스 및 드레인에 의해 데이터 라인(Data Line)(B/L)과 결합되고, n채널 MOS 트랜지스터(Q3, Q4)의 게이트는 워드라인(word line)(W/L)에 접속된다.
이때, “1″이라는 데이터를 기록할 경우, B/L에는 “1″의 신호(5V)를 입력하고,에는 “0″의 신호(0V)를 입력하면, 트랜지스터(Q1)는 “오프″되고, 트랜지스터(Q2)는 “온″되어 로드(N1)는 트랜지스터(Q3)를 통해 차지 업(charg up)되고, 그 상태를 계속 유지한다.
반대로 “0″이라는 데이터를 기록할 경우에는 B/L에는 “0″의 신호를 B/L에는 “1″의 신호를 입력하면 되고, 그때는 트랜지스터(Q1)는 “온″되고, 트랜지스터(Q2)는 오프되어 로드(N2)는 트랜지스터(Q4)를 통해 차지 업(charg up)되고, 그 상태를 계속 유지한다.
이와 같은 동작에 의해 데이터를 저장하게 되는 SRAM에서 “1″의 데이터를 기록할 경우 스탠바이 전류(ISB)는 PMOS 트랜지스터(Q6)의 오프 전류(IOff)와 NMOS 트랜지스터(Q1)의 누설전류(ILEAK)의 합으로 나타낼 수 있다.
ISB= Ioff+ ILeak························(1)
여기서, nMOS 트랜지스터(Q1)의 누설전류(ILeak)는 PMOS 트랜지스터(Q5)의 온전류(Ion)보다 훨씬 작아야 하고(IonILeak× 100), 일반적으로 nMOS 트랜지스터(Q1)의 누설전류(ILeak)는 10fA정도이다.
따라서, 스탠바이 전류(ISB)가 ISB1㎂라고 가정하고 SRAM이 4M급이라고 가정하면, 단위셀당 250fA/cell의 전류값이 얻어진다.
따라서, 식(3)에서이 된다.
결국, 고품질의 SRAM을 만들기 위해서는 P형 MOS의 오프전류(off current)는 감소하고 온전류(ON Current)는 증가하여야만 SRAM셀의 소비전력을 감소시킬 수 있고, 기억특성을 향상시킬 수 있다.
이와 같은 원리에 의해 최근 온/오프 전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같이 온/오프 전류비(on/off current ratio)를 향상시키기 위한 종래의 P형 MOS 박막 트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 종래의 P형 MOS 박막 트랜지스터 공정 단면도이고, 제3도는 종래의 P형 MOS트랜지스터의 보디폴리실리콘의 격자 구성도로써, 종래의 P형 MOS 트랜지스터 제조방법은 보텀 게이트(Bottom Gate)를 기본으로한 보디폴리실리콘의 고상 성장에 의해 그레인 사이즈(Grain Size)를 크게하여 제조했다.
이때의 고상 성장방법은 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하였다.
즉, 제2도(a)와 같이 절연기판(1) 또는 절연막위에 폴리실리콘을 증착하고 게이트 마스크를 이용한 사진식각 공정으로 폴리실리콘을 패터닝하여 게이트전극(2)을 형성한다.
그리고, 제2도(b)와 같이 전면에 CVD(chemical Vapour Deposition)법으로 게이트 절연막(3)과 보디폴리실리콘(Body Polisilicon)(4)을 차례로 증착한다.
그후 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하는 고상 성장법을 통해 보디폴리실리콘의 그레인 사이즈를 크게 한다.
제2도(c)와 같이 상기 보디폴리실리콘(4)위에 감광막을 증착하고 노광 및 현상하여 채널영역을 마스킹한다.
이때, 소오스영역(6a)은 게이트전극(2)과 오버랩(Over lap)되고 드레인영역(6b)은 게이트전극(2)과 옵셋(off-set)되도록 채널영역을 마스킹한다.(a:소오스영역, b:채널영역, c:옵셋영역, b:드레인영역) 그리고 노출된 보디폴리실리콘(4)에 p형 불순물(BF2) 이온을 주입하여 소오스 및 드레인영역(6a, 6b)을 형성함으로써, 종래의 P형 MOS박막 트랜지스터를 완성한다. 그러나, 이와 같은 종래의 P형 MOS박막 트랜지스터에 있어서는 박막 트렌지스터의 특성을 향상시키기 위하여 고상 성장에 의한 그레인 사이즈를 크게하지만 제3도와 같이 채널영역에 그레인 바운더리(Grain boundary)를 가지므로 박막 트랜지스터의 온 전류(on current)는 감소되고, 그레인 바운더리(Grain boundary)가 소오스 및 드레인 정션 끝을 가로 지름으로써, 오프 전류(off-current)가 증가되므로 결국 박막 트랜지스터의 온/오프 전류비를 향상시키지 못하는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 박막 트랜지스터의 온/오프 전류비를 향상시키는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 기판위에 게이트전극을 형성하는 공정과, 전면에 게이트 절연막과 반도체층을 차례로 증착하는 공정과, 상기 반도체층을 이방성 건식 식각하여 게이트전극 측벽에 사이드 월 반도체층을 형성하는 공정과, 반도체층에 선택적으로 이온주입하여 소오스 및 드레인 정션을 형성하는 공정을 포함하여 구성됨에 그 특징이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제4도는 본 발명의 박막 트랜지스터 제조공정을 나타낸 단면 및 사시도이고, 제5도는 본 발명에 따른 보디폴리실리콘의 경사 구성도로써, 본 발명의 박막 트랜지스터 제조방법은 제4도(a)와 같이 절연기판(11) 또는 절연막위에 폴리실리콘을 100Å∼10000Å의 두께로 증착하고 그위에 산화막등의 절연막을 증착한 다음, 게이트 마스크를 이용한 사진 식각 공정으로 폴리실리콘과 산화막을 패터닝하여 게이트전극(12) 및 캡게이트 절연막(13)을 형성한다.
이때 캡게이트 절연막은 형성하지 않아도 무방하나 차후 공정인 실리콘 이온주입시 높은 에너지(high energy)를 필요로 하므로 실리콘 이온주입시에 의한 게이트 절연막 성질 저하를 막기 위해서 형성한다.
제4도(b)와 같이 전면에 게이트 절연막(14)을 50Å∼800Å정도의 두께로 증착하고, 그위에 50Å∼1000Å정도의 보디폴리실리콘(15)을 차례로 증착한 다음 고상 성장에 의해 결정립을 형성시킨다.
이때의 고상 성장법은 500℃∼650℃ 온도에서 30분∼72시간을 실시한다.
그리고, 제4도(c)와 같이 고상 성장된 보디폴리실리콘(15)을 수직 식각법을 이용하여 식각함으로써, 게이트전극(12) 측면의 게이트 절연막 측면에 사이드 월(side wall)형태의 보디폴리실리콘(15a)을 형성한다.
계속해서 사이드 월 형태의 보디폴리실리콘에 실리콘(Si) 이온을 주입하여 채널에 평행한 방향의 그레인 바운더리(Grain Boundary)를 소멸시킨다.
이때 실리콘(Si) 이온주입조건은 10∼300kev의 에너지에서 1E11 ∼1E16정도의 도판트 농도로 주입한다.
그후 재결정시켜 채널에 수직한 방향의 그레인 바운더리(Grain Boundary)만 남게 한다.
그리고 제4도(d)와 같이 사이드 월 보디폴리실리콘(15a)에 채널영역을 정의하여 감광막 마스크(도면에는 도시되지 않음)를 형성하고 p형 불순물 이온(BF2)을 주입하여 게이트전극(12)과 오버랩되는 소오스 및 드레인영역(16a, 16b)을 형성한다.
여기서, 제5도에 나타낸 바와 같이 고상 성장된 보디폴리실리콘은 채널방향과 평행한 방향으로 그레인 바운더리(Grain Boundary)가 형성되지만 실리콘 이온을 주입하면 채널과 평행한 방향의 그레인 바운더리는 모두 소멸된다.
이상에서 설명한 바와 같은 본 발명의 박막 트랜지스터 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 채널에 평행한 방향의 그레인 바운더리가 존재하지 않으므로 소오스 및 드레인 정션(Junction)에 그레인 바운더리가 존재함으로 인한 일랙트론 홀 페어 제너레이션(Electron Hole Pair Generation)에 의한 누설전류를 방지할 수 있으므로 종래와 같이 소오스 및 드레인과 게이트전극이 옵셋(off set)되도록 할 필요가 없으므로 온 전류를 증가하고 오프 전류는 감소시켜 온/오프 전류비(on-off current ratio)를 향상시킬 수 있다.
둘째, 게이트전극 위에 캡게이트 절연막을 형성하여 보디폴리실리콘에 실리콘 이온주입을 실시함으로써, 높은 에너지로 실리콘 이온을 주입하더라도 게이트 절연막의 성질 저하를 방지할 수 있다.
옵셋을 주지않아도 그레인 바운더리에 의한 누설전류(Leakage Current)발생을 억제할 수 있으므로 옵셋을 주지않아서 셀 사이즈를 줄일 수 있을 뿐만 아니라, 작은 채널폭을 갖는 보디폴리실리콘을 형성할 수 있으므로 고집적화 할 수 있는 등의 효과가 있다.

Claims (11)

  1. 기판위에 게이트전극을 형성하는 공정, 게이트전극을 포함한 기판위에 게이트 절연막과 반도체층을 형성하는 공정과, 반도체층을 고상 성장하는 공정, 고상 성장된 반도체층을 이방성 식각하여 게이트전극 측벽에 사이드 월 반도체층을 형성하는 공정, 사이드 월 반도체층에 실리콘 이온주입하는 공정, 사이드 월 반도체층에 선택적으로 이온주입하여 소오스 및 드레인 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조방법.
  2. 제1항에 있어서, 기판은 절연기판을 사용함을 특징으로 하는 박막 트랜지스터 제조방법.
  3. 제1항에 있어서, 기판은 절연막이 형성된 반도체 기판을 사용함을 특징으로 하는 박막 트랜지스터 제조방법.
  4. 제1항에 있어서, 실리콘 이온주입은 10∼30kev의 에너지로 1E11 ∼1E16의 농도로 함을 특징으로 하는 박막 트랜지스터 제조방법.
  5. 제1항에 있어서, 게이트 절연막은 산화막으로 형성됨을 특징으로 하는 박막 트랜지스터 제조방법.
  6. 제1항에 있어서, 상기 게이트 절연막상에 증착되는 반도체층의 두께는 50Å∼1000Å으로 증착함을 특징으로 하는 박막 트랜지스터 제조방법.
  7. 제1항에 있어서, 상기 게이트전극은 폴리실리콘으로 형성됨을 특징으로 하는 박막 트랜지스터 제조방법.
  8. 제1항에 있어서, 상기 게이트전극의 두께는 100Å∼10000Å으로 형성함을 특징으로 하는 박막 트랜지스터 제조방법.
  9. 제1항에 있어서, 상기 게이트전극 형성시 게이트전극 상면에 캡게이트 절연막을 형성함을 특징으로 하는 박막 트랜지스터 제조방법.
  10. 제1항에 있어서, 상기 반도체층은 폴리실리콘으로 형성함을 특징으로 하는 박막 트랜지스터 제조방법.
  11. 제1항에 있어서, 고상 성장은 500∼600℃에서 30분∼72시간 열처리함을 특징으로 하는 박막 트랜지스터 제조방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5640023A (en) * 1995-08-31 1997-06-17 Sgs-Thomson Microelectronics, Inc. Spacer-type thin-film polysilicon transistor for low-power memory devices
US5686335A (en) * 1996-07-22 1997-11-11 Taiwan Semiconductor Manufacturing Company, Ltd Method of making high-performance and reliable thin film transistor (TFT) using plasma hydrogenation with a metal shield on the TFT channel
JP3424891B2 (ja) 1996-12-27 2003-07-07 三洋電機株式会社 薄膜トランジスタの製造方法および表示装置
KR100271491B1 (ko) * 1998-05-19 2000-11-15 김순택 박막트랜지스터 제조방법
JP4321111B2 (ja) * 2003-05-16 2009-08-26 日本電気株式会社 光モジュール、光モジュールとケージとのロック状態を解除する方法
US8681084B2 (en) * 2004-09-17 2014-03-25 Gold Charm Limited Semiconductor device, method for driving same, display device using same and personal digital assistant
CN104992899A (zh) * 2015-06-09 2015-10-21 深圳市华星光电技术有限公司 多晶硅薄膜的制备方法及多晶硅tft结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS558026A (en) * 1978-06-30 1980-01-21 Matsushita Electric Ind Co Ltd Semi-conductor device manufacturing method
JPS5680126A (en) * 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Formation of monocrystalline semiconductor
JPS58164268A (ja) * 1982-03-25 1983-09-29 Seiko Epson Corp 薄膜シリコントランジスタ
JPS61144061A (ja) * 1984-12-18 1986-07-01 Toshiba Corp 電子部品装置
JPS6288365A (ja) * 1985-10-15 1987-04-22 Sony Corp 薄膜トランジスタの作製方法
JPS63146436A (ja) * 1986-12-10 1988-06-18 Ricoh Co Ltd 薄膜トランジスタ−の製造方法
JPH065757B2 (ja) * 1987-03-26 1994-01-19 日本電気株式会社 半導体素子製造方法
JPH021941A (ja) * 1988-06-10 1990-01-08 Mitsubishi Electric Corp 半導体装置の製造方法
US5212105A (en) * 1989-05-24 1993-05-18 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device manufactured thereby
US4975385A (en) * 1990-04-06 1990-12-04 Applied Materials, Inc. Method of constructing lightly doped drain (LDD) integrated circuit structure
US5202276A (en) * 1990-08-20 1993-04-13 Texas Instruments Incorporated Method of forming a low on-resistance DMOS vertical transistor structure
JP2990784B2 (ja) * 1990-10-24 1999-12-13 ソニー株式会社 薄膜トランジスタの製造方法
JP3153911B2 (ja) * 1990-10-30 2001-04-09 ソニー株式会社 半導体装置の製法
JP2659619B2 (ja) * 1990-12-21 1997-09-30 三菱電機株式会社 半導体装置
JPH04286366A (ja) * 1991-03-15 1992-10-12 Seiko Epson Corp 半導体装置の製造方法

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