JPH10150205A - 薄膜トランジスタの構造及びその製造方法 - Google Patents

薄膜トランジスタの構造及びその製造方法

Info

Publication number
JPH10150205A
JPH10150205A JP9251789A JP25178997A JPH10150205A JP H10150205 A JPH10150205 A JP H10150205A JP 9251789 A JP9251789 A JP 9251789A JP 25178997 A JP25178997 A JP 25178997A JP H10150205 A JPH10150205 A JP H10150205A
Authority
JP
Japan
Prior art keywords
trench
substrate
semiconductor layer
gate electrode
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9251789A
Other languages
English (en)
Other versions
JP3087031B2 (ja
Inventor
Hae Chang Yang
ヘ・チャン・ヤン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH10150205A publication Critical patent/JPH10150205A/ja
Application granted granted Critical
Publication of JP3087031B2 publication Critical patent/JP3087031B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H01L29/78624Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 自己整列法を用いたオフセット領域の確保で
工程を単純化し、安定な特性を有する薄膜トランジスタ
を提供すること。 【解決手段】 薄膜トランジスタを形成させる基板にト
レンチを形成させ、基板に半導体層を形成させるとき
に、そのトレンチに沿って形成させる。半導体層を堆積
させたトレンチにできるリセスを絶縁材で充填して、半
導体層と面一にし、トレンチを形成させた部分の縁から
延びる一方の半導体層の上にゲート電極を形成した。

Description

【発明の詳細な説明】 【発明の属する技術分野】
【0001】本発明は薄膜トランジスタに係り、特に素
子特性を安定に保つことができるようにオフセット領域
を確保し得る薄膜トランジスタの構造及びその製造方法
に関する。
【0002】
【従来の技術】一般に、薄膜トランジスタは1M級以上
のSRAM素子でPMOSロードトランジスタまたはロ
ードレジスタの代わりに使用したり、液晶表示素子で各
画素領域の画像データ信号をスイッチするスイッチング
素子に広く用いられている。特に、PMOS薄膜トラン
ジスタをロードトランジスタとして使用するSRAMセ
ルでは、そのトランジスタのオフ電流を減少させ、オン
電流を増加させなければならない。それによりSRAM
セルの消費電力を減少させ、記憶特性を向上させること
ができる。したがって、より高品質のSRAMセルを作
ることができる。最近、このような原理によってオン/
オフ電流比を向上させるための研究が行われている。
【0003】以下、このようにオン/オフ比を向上させ
るようにした従来の薄膜トランジスタの製造方法を添付
図面を参照して説明する。図1は従来の薄膜トランジス
タの工程断面図である。図1によれば、従来の薄膜トラ
ンジスタはボトムゲートの上に、ボディポリシリコンを
固相エピタキシによって結晶粒径を大きくして製造して
いた。この固相エピタキシは600℃近くで24時間程
度の長時間にわたって熱処理を行った。即ち、図1aに
示すように、絶縁基板1または絶縁膜またはシリコン基
板上にポリシリコンを堆積し、ゲートマスクを用いたフ
ォトエッチング工程でポリシリコンをパターニングして
ゲート電極2を形成する。そして、図1bに示すよう
に、全面にCVD法または熱酸化法でゲート酸化膜3を
堆積し、その3上にCVD法でボディポリシリコン4を
順次堆積する。その後、600℃程度の温度で24時間
程度の長時間熱処理を行う固相エピタキシ法によってボ
ディポリシリコン4の結晶粒径を大きくする。
【0004】次に、図1cに示すように、ボディポリシ
リコン4上に感光膜を塗布して露光及び現像工程でチャ
ンネル領域となる部分をマスキングする。この時、ソー
ス領域6aはゲート電極2にオーバーラップし、ドレー
ン領域6bはゲート電極2とオフセットされるようにマ
スキングする。そして、図1dに示すように、露出した
ボディポリシリコン4に、PMOSの場合にはP形不純
物イオンのボロンを打ち込み、NMOSの場合にはN形
不純物イオンのリンまたはヒ素を打ち込んでソース/ド
レーン領域を形成する。ここで、図1dに示したa領域
はソース領域であり、b領域はチャンネル領域であり、
c領域はオフセット領域であり、d領域はドレーン領域
である。
【0005】
【発明が解決しようとする課題】このように製造される
従来の薄膜トランジスタは、フォトマスク工程でチャン
ネル領域を定めると同時にオフセット領域を定めるの
で、工程が複雑で再現性が難しく、アラインメントの程
度によってオフ電流の変化が激しいために薄膜トランジ
スタの信頼性が低下するという問題があった。さらに、
薄膜トランジスタのチャンネルオフセット領域の長さが
セルのサイズに影響を及ぼし、必要面積が大きくなって
集積度に難しさが伴う。本発明はかかる問題点を解決す
るためのもので、その目的は自己整列法を用いてオフセ
ット領域を決めることができるようにして工程の単純化
を図り、安定な特性を有する薄膜トランジスタを提供す
ることにある。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、トレンチを有する基板と、基板表面及びトレンチに
内面に沿って形成された半導体層と、トレンチ内で前記
半導体層によって形成されたリセスに充填された絶縁膜
と、半導体層上に、トレンチの一方の縁に整列して形成
したゲート電極と、半導体層内のゲート電極の一方側
と、トレンチの他方の縁からゲート電極から離れる箇所
に形成された不純物領域とを有することを特徴とする本
発明による薄膜トランジスタの製造方法は、基板にトレ
ンチを形成する段階と、トレンチを含んだ前記基板に半
導体層を、トレンチ内ではトレンチ内壁に沿って形成す
る段階と、半導体層のトレンチ内の部分に形成されるリ
セスに絶縁膜を形成する段階と、半導体層と絶縁膜の表
面とにゲート絶縁膜を形成させ、そのゲート絶縁膜の上
の、トレンチの一方の縁から半導体層にかけてゲート電
極を形成する段階と、ゲート電極を形成させた基板に不
純物を注入する段階とを有することを特徴とする。
【0007】
【発明の実施の形態】通常、薄膜トランジスタの適切な
オフセット長さは0.5 μm程度である。本発明は自動
整列法で所望のオフセット長さを有する薄膜トランジス
タを制作するものである。以下、図面を参照して本発明
実施形態の薄膜トランジスタを説明する。図2は1実施
形態の薄膜トランジスタの構造断面図であり、図3〜5
は本実施形態薄膜トランジスタの製造工程断面図であ
る。まず、本実施形態による薄膜トランジスタの構造は
トップゲート構造である。図2に示すように、絶縁基板
11またはシリコン基板の上に一定の厚さを有するよう
に初期酸化膜12が形成されている。この初期酸化膜1
2の所定領域に所定の深さだけトレンチが形成されてい
る。そのトレンチは基板11からは離れている。このト
レンチを形成させた初期酸化膜12の表面に半導体層と
してのボディポリシリコン14(図3参照)が形成され
ている。トレンチを形成させた箇所はそのトレンチに沿
ってボディシリコンが形成される。半導体層の厚さはト
レンチの幅より充分に薄いので、トレンチ内にはリセス
が形成されているが、そのリセスはバッファ酸化膜15
で充填されている。このリセスをバッファ酸化膜で充填
したボディシリコン14の上にゲート酸化膜16が形成
されている。その上の所定の位置にゲート電極17が形
成されている。ボディポリシリコン14のゲート電極1
7が形成された部分から一方の側(図面上左側)にソー
ス領域18aが形成されており、トレンチに沿った部分
にオフセット領域が形成され、トレンチのゲート電極か
ら離れる方向のボディシリコンにはドレーン領域18b
が形成されている。ボディシリコン14のゲート電極の
下側はチャンネル領域である。基板11上に初期酸化膜
12を形成する代わりに窒化膜を使用してもよく、ま
た、基板として絶縁性のものを用いれば初期酸化膜も窒
化膜も必要としない。さらにバッファ酸化膜15の代わ
りに窒化膜を使用してもよい。
【0008】次に、本発明による薄膜トランジスタの製
造方法を説明する。まず、図3aに示すように、絶縁基
板11またはシリコン基板上にCVD法または熱酸化法
で初期酸化膜12を堆積する。初期酸化膜12の代わり
に窒化膜を堆積してもよいのは前述したとおりである。
全面に感光膜13を塗布し、初期酸化膜12の所定部分
にトレンチを形成するために露光及び現像工程で感光膜
13を、図3bに示すように、選択的にパターニングす
る。そして、パターニングされた感光膜13をマスクと
して、露出された初期酸化膜12を基板11と一定の間
隔を残すように異方性エッチングしてトレンチを形成す
る。
【0009】次に、図3cに示すように、前記感光膜1
3を除去し、パターニングされた初期酸化膜12上にC
VD法でポリシリコンを堆積して薄膜トランジスタの活
性層として使用するボディポリシリコン14を形成す
る。その際、トレンチ内にはそのトレンチの壁と底とに
沿ってポリシリコンが付着する。したがって、図示のよ
うにリセスが形成される。ポリシリコンの代わりに非晶
質シリコンを堆積した後熱処理してポリシリコン化する
こともできる。次に、上記リセスを充填してポリシリコ
ン14の表面と同じ面となるようにする。そのため、図
4dに示すように、リセスが形成されたボディポリシリ
コン14にCVD法でバッファの役目をするバッファ酸
化膜15を形成する。酸化膜15の代わりにバッファ窒
化膜を形成してもよい。その酸化膜15を、図3eに示
すように、エッチバックまたは化学的機械的研磨法(C
MP)を用いて等比率で除去して、リセス内にのみバッ
ファ酸化膜15が残るようにする。
【0010】次に、図4fに示すように、ボディポリシ
リコン14とバッファ酸化膜15上にCVD法または熱
酸化法でゲート酸化膜16を堆積する。そして、全面に
CVD法でポリシリコンを堆積し、ゲート形成マスクを
用いてフォトエッチングして、図5gに示すように、ト
レンチの一方の側に整列されるようにゲート電極17を
形成する。ここで、ポリシリコンの代わりに金属層を堆
積してゲート電極17を形成してもよい。そのゲート電
極17をマスクとして、PMOSの場合にはBF2 (ホ
ウ素)のようなp形不純物イオンを打ち込み、NMOS
の場合にはリンまたはヒ素のようなn形不純物イオンを
打ち込む。ボディシリコン14はトレンチに沿って形成
され、その上を絶縁物で覆っているのでボディシリコン
のトレンチ内の部分にはその不純物が注入されることは
ない。
【0011】次に、図5hに示すように、注入された不
純物イオンに応じてボディポリシリコン14にはソース
領域18aとドレーン領域18bとが形成される。ソー
ス領域はゲート電極17一方の端から離れる部分、すな
わち図面上ゲート電極17の左側であり、ドレイン領域
18bはトレンチのゲート電極から離れた縁の部分から
ゲート電極より離れる方向の部分、図面上トレンチの左
側の部分である。不純物イオンの注入されていないゲー
ト電極17の下部にはチャンネル領域16aが形成さ
れ、トレンチ内に形成されたボディポリシリコン14は
バッファ酸化膜15によって不純物イオンが注入されな
いので、薄膜トランジスタのゲート電極17とオフセッ
ト領域16bを形成する。a:ソース領、b:チャンネ
ル領域、c:オフセット領域、d:ドレーン領域。した
がって、本実施形態によって製造される薄膜トランジス
タは、オフセット領域をトレンチの幅で決めることがで
き、0.5 μmまで充分に確保することができる。ま
た、トレンチの幅でオフセット領域がきまるので、いわ
ゆるセルフアラインでオフセット領域を形成することが
できので、その領域の広がりは安定する。したがって、
安定なオン/オフ電流特性を有する薄膜トランジスタを
実現することができる。
【0012】
【発明の効果】本発明の薄膜トランジスタは、トレンチ
を基板に形成させて、その表面に半導体層をトレンチに
沿うように形成させてあるので、オフセット領域を正確
に設定することができ、安定なオン/オフ電流特性を有
し、信頼性が高くなる。また、本発明方法は、トレンチ
によってオフセット領域を定めているので、オフセット
領域を定めるために別途にオフセットマスクを必要とし
ない。したがって、工程が減少して生産性が高くなる。
【図面の簡単な説明】
【図1】従来の薄膜トランジスタの製造工程を示す工程
断面図。
【図2】本発明実施形態による薄膜トランジスタの構造
断面図。
【図3】上記実施形態を製造する工程断面図。
【図4】上記実施形態を製造する工程断面図。
【図5】上記実施形態を製造する工程断面図。
【符号の説明】
11 基板 12 初期酸化膜 13 感光膜 14 ボディポリシリコン 15 バッファ酸化膜 16 ゲート酸化膜 16a チャンネル領域 16b オフセット(off-set)領域 17 ゲート電極 18a ソース領域 18b ドレーン領域

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 トレンチを有する基板と、 前記基板表面及びトレンチに内面に沿って形成された半
    導体層と、 前記トレンチ内で前記半導体層によって形成されたリセ
    スに充填された絶縁膜と、 前記半導体層上に、トレンチの一方の縁に整列して形成
    したゲート電極と、 前記半導体層内の前記ゲート電極の一方側と、前記トレ
    ンチの他方の縁からゲート電極から離れる箇所に形成さ
    れた不純物領域とを有することを特徴とする薄膜トラン
    ジスタの構造。
  2. 【請求項2】 前記基板は半導体物質で構成され、前記
    基板上に絶縁膜が形成されていることを特徴とする請求
    項1記載の薄膜トランジスタの構造。
  3. 【請求項3】 前記トレンチは前記基板上に形成された
    前記絶縁膜内に形成されることを特徴とする請求項2記
    載の薄膜トランジスタの構造。
  4. 【請求項4】 前記基板は絶縁物質からなることを特徴
    とする請求項1記載の薄膜トランジスタの構造。
  5. 【請求項5】 基板にトレンチを形成する段階と、 前記トレンチを含んだ前記基板に半導体層を、トレンチ
    内ではトレンチ内壁に沿って形成する段階と、 前記半導体層のトレンチ内の部分に形成されるリセスに
    絶縁膜を形成する段階と、 半導体層と絶縁膜の表面とにゲート絶縁膜を形成させ、
    そのゲート絶縁膜の上の、トレンチの一方の縁から半導
    体層にかけてゲート電極を形成する段階と、 前記ゲート電極を形成させた基板に不純物を注入する段
    階とを有することを特徴とする薄膜トランジスタの製造
    方法。
  6. 【請求項6】 前記基板は半導体物質で構成され、前記
    基板上に絶縁膜が形成されていることを特徴とする請求
    項8記載の薄膜トランジスタの製造方法。
  7. 【請求項7】 前記トレンチは前記基板上に形成された
    前記絶縁膜内に形成されることを特徴とする請求項8記
    載の薄膜トランジスタの製造方法。
  8. 【請求項8】 前記半導体層はシリコンで形成すること
    を特徴とする請求項7記載の薄膜トランジスタの製造方
    法。
JP09251789A 1996-11-12 1997-09-17 薄膜トランジスタの構造及びその製造方法 Expired - Fee Related JP3087031B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960053431A KR100268930B1 (ko) 1996-11-12 1996-11-12 박막트랜지스터의 구조 및 그 제조방법
KR53431/1996 1996-11-12

Publications (2)

Publication Number Publication Date
JPH10150205A true JPH10150205A (ja) 1998-06-02
JP3087031B2 JP3087031B2 (ja) 2000-09-11

Family

ID=19481526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09251789A Expired - Fee Related JP3087031B2 (ja) 1996-11-12 1997-09-17 薄膜トランジスタの構造及びその製造方法

Country Status (4)

Country Link
US (2) US5925894A (ja)
JP (1) JP3087031B2 (ja)
KR (1) KR100268930B1 (ja)
DE (1) DE19718394B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168759A (ja) * 2016-03-18 2017-09-21 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
KR100268930B1 (ko) * 1996-11-12 2000-10-16 김영환 박막트랜지스터의 구조 및 그 제조방법
KR100253261B1 (ko) * 1997-06-03 2000-04-15 김영환 박막트랜지스터 및 그 제조방법
JP3751469B2 (ja) * 1999-04-26 2006-03-01 沖電気工業株式会社 Soi構造の半導体装置の製造方法
US6222201B1 (en) * 1999-07-22 2001-04-24 Worldwide Semiconductor Manufacturing Corp. Method of forming a novel self-aligned offset thin film transistor and the structure of the same
JP2003046085A (ja) * 2001-08-01 2003-02-14 Seiko Epson Corp 半導体装置及びその製造方法
KR100507344B1 (ko) 2003-04-17 2005-08-08 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조 방법
JP2005142481A (ja) * 2003-11-10 2005-06-02 Nec Electronics Corp 半導体装置の製造方法
US20050145838A1 (en) * 2004-01-07 2005-07-07 International Business Machines Corporation Vertical Carbon Nanotube Field Effect Transistor
JP2006278358A (ja) * 2005-03-28 2006-10-12 Seiko Epson Corp トランジスタ、その製造方法、及び電気光学装置用基板
JP5270876B2 (ja) * 2007-08-22 2013-08-21 セイコーインスツル株式会社 半導体装置
US8847233B2 (en) * 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
TWI599035B (zh) * 2016-08-11 2017-09-11 創王光電股份有限公司 垂直結構薄膜電晶體及其製造方法
CN109427887B (zh) * 2017-08-29 2022-04-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法及半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235189A (en) * 1991-11-19 1993-08-10 Motorola, Inc. Thin film transistor having a self-aligned gate underlying a channel region
FR2691578A1 (fr) * 1992-05-19 1993-11-26 Duhamel Nicole Procédé de fabrication d'un transistor en couches minces à silicium polycristallin et à grille décalée par rapport au drain.
KR950007358B1 (ko) * 1992-07-01 1995-07-10 현대전자산업주식회사 박막트랜지스터의 제조방법
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
US5726084A (en) * 1993-06-24 1998-03-10 Northern Telecom Limited Method for forming integrated circuit structure
US5567958A (en) * 1995-05-31 1996-10-22 Motorola, Inc. High-performance thin-film transistor and SRAM memory cell
US5736435A (en) * 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
US5869847A (en) * 1995-07-19 1999-02-09 The Hong Kong University Of Science & Technology Thin film transistor
KR970018718A (ko) * 1995-09-07 1997-04-30 김광호 오프셋 길이를 증가시킨 박막 트랜지스터의 제조방법
US5714394A (en) * 1996-11-07 1998-02-03 Advanced Micro Devices, Inc. Method of making an ultra high density NAND gate using a stacked transistor arrangement
KR100268930B1 (ko) * 1996-11-12 2000-10-16 김영환 박막트랜지스터의 구조 및 그 제조방법
US5932907A (en) * 1996-12-24 1999-08-03 International Business Machines Corporation Method, materials, and structures for noble metal electrode contacts to silicon

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168759A (ja) * 2016-03-18 2017-09-21 東芝メモリ株式会社 不揮発性半導体記憶装置およびその製造方法

Also Published As

Publication number Publication date
US6033941A (en) 2000-03-07
KR100268930B1 (ko) 2000-10-16
US5925894A (en) 1999-07-20
DE19718394B4 (de) 2004-07-29
DE19718394A1 (de) 1998-05-14
KR19980035159A (ko) 1998-08-05
JP3087031B2 (ja) 2000-09-11

Similar Documents

Publication Publication Date Title
JP2582347B2 (ja) 薄膜トランジスタの構造及びその製造方法
KR0151195B1 (ko) 박막 트랜지스터의 구조 및 제조방법
US6165823A (en) Thin film transistor and a fabricating method therefor
JP3087031B2 (ja) 薄膜トランジスタの構造及びその製造方法
JP2739642B2 (ja) 薄膜トランジスタ及びその製造方法
US5607865A (en) Structure and fabrication method for a thin film transistor
KR100257070B1 (ko) 박막트랜지스터 및 이의 제조방법
JP3108752B2 (ja) 薄膜トランジスタ及びその製造方法
US5903013A (en) Thin film transistor and method of manufacturing the same
US5612546A (en) Thin film transistor structure
JP2796249B2 (ja) 半導体記憶装置の製造方法
KR100223886B1 (ko) 반도체소자 및 제조방법
KR100257072B1 (ko) 박막트랜지스터 및 그의 제조방법
KR100290899B1 (ko) 반도체소자및이의제조방법
US5904515A (en) Method for fabricating a thin film transistor with the source, drain and channel in a groove in a divided gate
JPH08204204A (ja) 薄膜トランジスタの製造方法
KR100308852B1 (ko) 액정표시장치의트랜지스터제조방법
JP2754184B2 (ja) 薄膜トランジスタ及びその製造方法
KR100268891B1 (ko) 박막트랜지스터 및 그의 제조방법
KR0172852B1 (ko) 박막트랜지스터 및 그 제조방법
KR0186188B1 (ko) 박막 트랜지스터의 구조 및 제조방법
KR100198630B1 (ko) 박막트랜지스터의 구조 및 제조방법
JPH0621461A (ja) 薄膜トランジスタ
KR0166782B1 (ko) 박막 트랜지스터의 제조방법
KR100197532B1 (ko) 에스램 박막 트랜지스터 제조 방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070714

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080714

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080714

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090714

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090714

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100714

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110714

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110714

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120714

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130714

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees