KR100198630B1 - 박막트랜지스터의 구조 및 제조방법 - Google Patents

박막트랜지스터의 구조 및 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터에 관한 것으로, 특히 SRAM의 메모리 셀(Memory Cell)에 적당하도록 한 박막트랜지스터의 구조 및 제조방법에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터의 구조는 절연기판, 상기 절연기판의 상측에는 측면으로 요홈이 있으며 일측은 단차를 갖고 형성되는 도전전극, 상기 도전전극 전면에 형성되는 제2절연막 상기 제2절연막 및 절연기판 전면에 형성되는 반도체층, 상기 도전전극의 요홈 및 요홈형성면의 반도체층에 형성되는 채널영역, 상기 도전전극 상부면에서 부터 단차가 형성된 일측 반도체층에 형성되는 제1불순물영역, 상기 타측 반도체층에 형성되는 제2불순물영역, 상기 도전전극의 요홈 형성면에 형성되는 측벽을 포함하여 구성되고, 본 발명의 박막트랜지스터의 제조방법은 절연기판상에 제1도전층 및 제1절연막을 차례로 형성하는 공정과, 상기 제1절연막 및 제1도전층의 일측면을 절연기판까지 식각하는 공정과, 상기 절연기판, 제1도전층 및 제1절연막 전면에 제2도전층을 형성하는 공정과, 상기 제2도전층, 제1절연막 및 제1도전층의 소정영역을 식각하여 도전전극을 형성하는 공정과, 상기 도전전극 사이의 제1절연막을 제거하는 공정과, 상기 도전전극 전면에 제2절연막을 형성하는 공정과, 상기 절연기판 및 도전전극 전면에 반도체층을 형성하는 공정과, 상기 반도체층중 선택적으로 불순물 이온을 주입하여 소오스로 이용할 반도체층의 저항을 떨어뜨리는 공정과, 상기 반도체층에 측벽을 형성하는 공정과, 상기 반도체층에 불순물 이온을 주입하여 제1, 2불순물영역 및 채널 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
따라서, 본 발명의 박막트랜지스터의 구조 및 제조방법은 첫째, 포토마스크(Photo Mask)공정없이, 셀프 얼라인(self-align)에 의해 채널영역을 정의하고 측벽 하부를 오프-셋영역으로 정의하여 재현성이 쉽고 오프 전류(off current)의 변화를 줄여주어 박막트랜지스터의 신뢰성이 향상된다.
둘째, 박막트랜지스터의 채널을 3차원적으로 구성하여 셀 사이즈가 축소되어도 채널의 길이는 유지되어 누설전류로 인한 소자의 오동작을 방지하고 집적도를 향상시켜 특히 64M급 이상의 SRAM 소자에 우수한 효과가 있다.

Description

박막트랜지스터의 구조 및 제조방법
제1도는 종래의 박막트랜지스터의 제조공정도.
제2도는 본 발명의 박막트랜지스터의 단면구조도.
제3도는 본 발명의 박막트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 절연기판 11 : 도전전극
12 : 제1절연막 13 : 제2절연막
14 : 반도체층 15 : 감광막
16 : 측벽 17 : 제1불순물영역
18 : 제2불순물영역
본 발명은 박막트랜지스터에 관한 것으로, 특히 SRAM의 메모리 셀(Memory Cell)에 적당하도록 한 박막트랜지스터의 구조 침 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 1M급 이상의 SRAM소자에서 로드 레지스터(Load Resistor)대신 사용되기도 하고, 액정표시소자(Liquid Crystal Display)에서 각화소영역의 화상데이타 신호를 스위칭하는 스위칭 소자로 널리 사용되고 있다.
특히, SRAM 소자의 집적도가 향상될수록(4M급 이상) 고품질의 박막트랜지스터를 요구하는데 오프 전류(Off Current)를 감소하고 온 전류(On Current)는 증가하여야만 SRAM셀의 소비전력을 감소시킬 수 있고, 기억특성을 향상시킬수 있다.
이과같이 온/오프 전류비(On/Off Current Ratio)를 향상시키기 위한 종래의 박막트랜지스터의 제조방법을 구체적으로 설명하면 다음과 같다.
제1도는 종래의 P형 모스(MOS) 박막트랜지스터의 제조공정도로써, 종래의 P형 모스박막트랜지스터의 제조방법은 보텀 게이트(Bottom Gate)를 기본으로 한 보디 폴리 실리콘의 고상 성장에 의해 그레인 사이즈(Grain Size)를 크게 형성했다.
이때의 고상 성장방법은 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하였다.
제1도(a)와 같이 절연기판(1) 또는 절연막위에 폴리실리콘층을 증착하고 게이트 마스크를 이용한 사진 식각공정으로 폴리실리콘층을 패터닝하여 게이트전극(2)을 형성한다.
그리고, 제1도(b)와 같이 전면에 CVD(Chemical Vapour Deposition)법으로 게이트절연막(3)과 보디 폴리실리콘층(Body Polisilicon)(4)을 차례로 증착한다.
그 후 600℃ 부근에서 24시간 정도의 장시간 열처리를 수행하는 고상 성장법을 통해 보디폴리실리콘층의 그레인 사이즈(Grain Size)를 크게하여 오프 전류를 감소시키고 문턱전압조절을 위한 이온 주입공정을 실시한다.
제1도(c)에서와 같이 상기 보디 폴리실리콘층(4)상에 감광막(5)을 증착하고 노광 및 현상공정으로 채널영역을 마스킹한다.
이때 소오스영역(6)은 게이트전극(2)과 오버랩(Over Lap)되고, 드레인영역(7)은 게이트전극(2)과 오프-셋(off-set)되도록 채널영역을 마스킹한다.
이렇게 채널영역이 마스킹된 보디 폴리실리콘층(4)에 P형 불순물(BF)이온을 주입하고 소오스 및 드레인영역(6)(7)을 형성하고 제1도 (d)에서와 같이 상기 감광막을 제거하여 종래의 P형 모스 박막트랜지스터를 완성한다.
이와같은, 종래의 박막트랜지스터 제조방법에 있어서는, 다음과 같은 문제점이 있었다.
첫째, 포토마스크(Photo Mask)공정으로 채널영역을 정의함과 동시에 오프-셋(off-set)영역을 정의함으로써, 재현성이 어려우며 얼라인(align)정도에 따라 오프 전류(off current)의 변화가 심하기 때문에 박막트랜지스터의 신뢰성이 저하된다.
둘째, 박막트랜지스터의 채널이 평면적으로 구성되므로 셀사이즈가 작아지면 채널의 길이 또한 작아져 박막트랜지스터의 누설전류증가 및 셀사이즈에 영향을 미치므로 집적도에 어려움이 있다.
본 발명은 상기한 바와같은 문제를 해결하기 위한 것으로 게이트전극에 수평으로 형성된 요홈에 채널영역을 형성하여 충분한 채널영역을 확보하므로 셀의 집적도를 높이고 오프-셋영역을 셀프 얼라인에 의해 정의하여 신뢰성을 향상한 박막트렌지스터의 구조 및 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트렌지스터의 구조는 절연기판, 상기 절연기판의 상측에는 측면으로 요홈이 있으며 일측은 단차를 갖고 형성되고 도전전극, 상기 도전전극 전면에 형성되는 제2절연막, 상기 제2절연막 및 절연기판 전면에 형성되는 반도체층, 상기 도전전극의 요홈 및 요홈형성면의 반도체층에 형성되는 채널영역, 상기 도전전극 상부면에서 부터 단차가 형성된 일측 반도체층에 형성되는 제1불순물영역, 상기 타측 반도체층에 형성되는 제2불순물영역, 상기 도전전극의 요홈 형성면에 형성되는 측벽을 포함하여 구성되고, 본 발명의 박막트랜지스터의 제조방법은 절연기판상에 제1도전층 및 제1절연막을 차례로 형성하는 공정과, 상기 제1절연막 및 제1도전층의 일측면을 절연기판까지 식각하는 공정과, 상기 절연기판, 제1도전층 및 제1절연막 전면에 제2도전층을이 형성하는 공정과, 상기 제2도전층, 제1절연막 및 제1도전층의 소정영역을 식각하여 도전전극을 형성하는 공정과, 상기 도전전극 사이의 제1절연막을 제거하는 공정과, 상기 도전전극 전면에 제2절연막을 형성하는 공정과, 상기 절연기판 및 도전전극 전년에 반도체층을 형성하는 공정과, 상기 반도체층중 선택적으로 불순물 이온을 주입하여 소오스로 이용할 반도체층의 저항을 떨어뜨리는 공정과, 상기 반도체층에 측벽을 형성하는 공정과, 상기 반도체층에 불순물 이온을 주입하여 제1, 제2불순물영역 및 채널영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 박막트랜지스터의 단면구조도이고, 제3도는 본 발명의 박막트랜지스터의 제조공정도로써, 본 발명의 박막트랜지스터의 구조는 절연기판(10) 소정영역에 측면으로 요(凹)홈이 있고, 일측으로는 단차를 갖는 도전전극(게이트전극)(11)이 형성되고 상기 도전전극(11) 전면에는 전극 절연막으로써 제2절연막(13)이 형성되고, 상기 제2절연막(13) 및 절연기판(10)에는 반도체층(14)이 형성되고, 상기 반도체층(14)중 도전전극(11) 상부면에서 부터 단차가 형성된 일측면 반도체층(14)에는 제1불순물영역(소오스영역)(17)이 형성되고, 상기 반도체층(14)중 도전전극(11)타측면 반도체층(14)에는 제2불순물영역(드레인영역)(18)이 형성되고, 상기 제1불순물영역(17)과 제2불순물영역(18)사이의 반도체층(14)에는 채널영역이 형성되고, 상기 도전전극(11)의 요홈 형성면에는 측벽(16)이 형성되는 구조를 갖는다.
이와같은 본 발명의 박막트랜지스터의 제조방법은 다음과 같다.
제3도(a)와 같이 절연기판(10)상에 게이트전극 형성용 제1도전층(11a) 및 제1절연막(12)을 차례로 형성하고 포토 에칭 공정으로 상기 제1절연막(12) 및 제1도전층(11a)의 일측을 절연기판(10)까지 식각한다.
이때, 제1도전층(11a)은 폴리실리콘층을 사용하고, 제1절연막(12)은 질화막을 사용한다.
제3도(b)와 같이 상기 결과물 전면에 게이트전극 형성용 제2도 전층(11b)을 형성한다.
이때, 상기 제2도전층(11b)은 제1도전층(11a)과 동일한 물질로 한다.
제3도(c)와 같이 포토 에칭공정으로 상기 제2도전층(11b), 제1절연막(12) 및 제1도전층(11a)을 게이트전극 패턴으로 절연기판(10)까지 식각하고 습식 식각법으로 제1절연막(12)을 제거하여 게이트전극으로 이용할 도전전극(11)을 형성한다.
이때, 습식식각법으로 제1절연막(12) 제거시 인산(H₃PO₄)용액을 사용한다.
제3도(d)와 같이 상기 도전전극(11)을 산화(Oxidation)하여 상기 도전전극(11)에 제2절연막(13)을 형성하고 상기 제2절연막(13)과 절연기판(10) 전면에 반도체층(14)을 형성하고 오프 전류(off current)를 낮추기 위해 어닐릴(annealing)하여 반도체층(14)의 그레인 사이즈(Grain Size)를 크게한다.
이때, 상기 반도체층(14)은 박막트랜지스터의 문턱전압을 조절하기 위해 도프트(Doped) 폴리실리콘을 사용한다.
제3도(e)와 같이 기판 전면에 감광막(15)을 증착한 후 노광 및 현상하여 소오스로 이용할 반도체층(14)만을 선택적으로 노출시킨 다음 소오스영역의 저항을 줄이기위한 이온을 주입한다.
제3도(f)와 같이 전면에 산화막을 증착하고 에치백(etch back)하여 반도체층(14) 측면에 측벽(16)을 형성하고 불순물 이온(BF2)을 주입하여 소오스/트레인으로 이용할 제1, 제2불순물영역(17)(18)을 형성한다.
이때, 요홈이 형성된 반도체층(14)은 단차가 심해 측벽(16)이 넓게 형성되므로 측벽(16) 하부의 반도체층(14)을 오프-셋(off-set)영역으로 이용하고 제1, 제2불순물 영역(17, 18)사이의 반도체층(14)은 채널영역으로 이용한다.
이상에서와 같이 본 발명에 의하면 첫째, 포토마스크(Photo Mask)공정없이 셀프얼라인(self align)에 의해 채널영역을 정의하고 측벽 하부를 오프-셋영역으로 정의하여 재현성이 쉽고 오프 전류(off current)의 변화를 줄여주어 박막트랜지스터의 신뢰성이 향상된다.
둘째, 박막트랜지스터의 채널을 3차원적으로 구성하여 셀 사이즈가 축소되어도 채널의 길이는 유지되어 누설전류로 인한 소자의 오동작을 방지하고 집적도를 향상시켜 특히 64M급 이상의 SRAM 소자에 우수한 효과가 있다.

Claims (12)

  1. 절연기판, 상기 절연기판의 상측에는 측면으로 요홈이 있으며 일측은 단차를 갖고 형성되는 도전전극, 상기 도전전극 전년에 형성되는 제2절연막, 상기 제2절연막 및 절연기판 전면에 형성되는 반도체층, 상기 도전전극의 요홈 및 요홈형성면의 반도체층에 형성되는 채널영역, 상기 도전전극 상부면에서 부터 단차가 형성된 일측 반도체층에 형성되는 제1불순물영역, 상기 타측 반도체층에 형성되는 제2불순물 영역, 상기 도전전극의 요홈 형성면에 형성되는 측벽을 포함하여 구성됨을 특징으로 하는 박막트랜지스터의 구조.
  2. 제1항에 있어서, 상기 측벽의 길이에 상응하도록 체널영역에서 제2불순물영역이 오프-셋됨을 특징으로 하는 박막트랜지스터의 구조.
  3. 제1항에 있어서, 상기 도전층은 게이트전극을 구성하는 것을 특징으로 하는 막트랜지스터의 구조.
  4. 절연기판상에 제1도전층 및 제1절연막을 차례로 형성하는 공정과, 상기 제1절연막 및 제1도전층의 일측면을 절연기판까지 식각하는 공정과, 상기 절연기판, 제1도전층 및 제1절연각 전년에 제2도전층을 형성하는 공정과, 상기 제2도전층, 제1절연막 및 제1도전층의 소정영역을 식각하여 도전전극을 형성하는 공정과, 상기 도전전극 사이의 제1절연막을 제거하는 공정과, 상기 도전전극 전면에 제2절연막을 형성하는 공정과, 상기 절연기판 및 도전전극 전면에 반도체층을 형성하는 공정과, 상기 반도체층중 선택적으로 불순물 이온을 주입하여 소오스로 이용할 반도체층의 저항을 떨어뜨리는 공정과, 상기 반도체층에 측벽을 형성하는 공정과, 상기 반도체층에 불순물 이온을 주입하여 제1, 제2불순물영역 및 채널영역을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제4항에 있어서, 상기 제1절연막은 질화막임을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제4항에 있어서, 상기 제1절연막을 식각할때 인산(H₃PO₄)용액을 사용함을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제4항에 있어서, 상기 제1도전층 및 제2도전층은 같은 물질임을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제4항에 있어서, 상기 제1도전층 및 제2도전층은 폴리실리콘임을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제4항에 있어서, 상기 제1절연막을 형성할때 상기 도전전극을 산화하여 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제9항에 있어서, 상기 제1절연막의 두께는 400∼500Å임을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제4항에 있어서, 상기 반도체층은 도프트(Doped) 폴리실리콘임을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제4항에 있어서, 상기 반도체층의 두께는 400∼500Å임을 특징으로 하는 박막트랜지스터의 제조방법.
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