KR0151195B1 - 박막 트랜지스터의 구조 및 제조방법 - Google Patents

박막 트랜지스터의 구조 및 제조방법

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KR0151195B1 KR1019940023066A KR19940023066A KR0151195B1 KR 0151195 B1 KR0151195 B1 KR 0151195B1 KR 1019940023066 A KR1019940023066 A KR 1019940023066A KR 19940023066 A KR19940023066 A KR 19940023066A KR 0151195 B1 KR0151195 B1 KR 0151195B1
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문정환
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Abstract

본 발명은 반도체소자인 박막 트랜지스터에 관한 것으로 특히 고집적 메모리장치에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
이를 위한 본 발명의 박막 트랜지스터의 구조 및 제조방법은 절연기판, 상기 절연기판상에 메사구조로 형성되는 제1반도체층, 상기 제1반도체층의 메사상측에 차례로 형성되는 제1게이트 절연막, 게이트전극, 캡게이트 절연막, 상기 캡게이트 절연막을 포함한 기판 전면에 형성되는 제2게이트 절연막, 상기 캡게이트 절연막, 게이트전극 및 제1반도체층 양측벽의 제2게이트 절연막 측벽에 형성되는 제2반도체층, 상기 게이트전극 아래의 제1반도체층에 형성되는 채널영역, 상기 채널영역을 중심으로 양측 제1반도체층에 형성되는 불순물 확산영역을 포함하여 구성됨을 특징으로 하고, 절연기판상에 제1반도체층을 형성하는 공정, 상기 제1반도체층상에 제1게이트절연막, 게이트용 폴리실리콘, 캡게이트 절연막을 차례로 형성하는, 공정, 상기 캡게이트 절연막, 게이트용 폴리실리콘, 제 1 게이트 절연막을 패터닝하여 게이트전극을 형성하고, 제1반도체층을 메사구조로 패터닝하는 공정, 상기 캡게이트 절연막을 포함한 기판 전면에 제2게이트절연막과 제2반도체층을 형성하는 공정, 상기 제2반도체층을 이방성 식각하여 측벽형태로 형성하는 공정, 상기 게이트전극 및 제2반도체층을 마스크로 이용하여 제1반도체층에 수직으로 이온주입하여 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

박막 트랜지스터의 구조 및 제조방법
제1도 (a)∼(d)는 종래의 off-set형 박막 트랜지스터 제조공정 단면도.
제2도 (a)∼(d)는 종래의 LDD형 박막 트랜지스터 제조공정 단면도.
제3도는 본 발명 제1실시예의 박막 트랜지스터 단면구조도.
제4도 (a)∼(d)는 본 발명 제1실시예의 박막 트랜지스터 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
20, 30 : 절연기판 21, 31 : 제1반도체층
23, 32 : 제1게이트절연막 23, 33 : 게이트전극
24, 34 : 캡게이트 절연막 25, 35 : 제2게이트절연막
26, 36 : 제2반도체층 27, 37 : 불순물 확산영역(소오드 및 드레인)
본 발명은 반도체소자인 박막 트랜지스터에 관한 것으로, 특히 고집적 메모리장치에 적당하도록 한 박막 트랜지스터의 구조 및 제조방법에 관한 것이다.
일반적으로 박막 트랜지스터는 1M급 이상의 SRAM소자에서 로드 레지스터(road resister)대신 사용되기도 하고 액정표시소자(Liquid Crystal Display)에서 각 화소영역의 화상데이터 신호를 스위칭하는 스위칭소자로 널리 사용되고 있다.
이에 고품질의 SRAM을 만들기 위해서는 박막 트랜지스터의 오프전류(off current)는 감소하고, 온전류(on current)는 증가하여야만 SRAM셀의 소비전력을 감소시킬 수 있고 기억특성을 향상시킬 수 있다.
이와 같은 연구에의해 최근 온/오프전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
이와 같이 온/오프전류비(on/off current ratio)를 향상시키기 위한 종래의 박막 트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도 (a)∼(d)는 종래의 오프-셋형 박막 트랜지스터 제조공정 단면도로써 종래의 오프-셋형 박막 트랜지스터의 제조방법은 제1도 (a)와 같이 절연기판(1)위에 폴리실리콘을 증착하고 게이트 마스크를 이용한 사진식각공정으로 폴리실리콘을 패터닝하여 게이트전극(2)을 형성하고, 전면에 CVD(Chemical Vapour Deposition)법으로 게이트절연막(3)과 보디 폴리실리콘(4)을 차례로 형성한 다음 전면에 채널스톱 이온을 주입한다.
그리고 제1도 (b)와 같이 상기 보디 폴리실리콘(4)상에 LDD(Lightly Doped Drain)형성을 위한 감광막패턴(5)을 형성한 후 불순물의 이온주입 공정을 행하여 보디 폴리실리콘(4)의 일측에 LDD영역(6)을 형성한다.
이어서 제1도 (c)와 같이 감광막패턴(5)을 제거한 다음 소오스/드레인영역 형성을 위한 감광막패턴(7)을 형성하고 불순물의 이온주입 공정을 행하여 상기 보디 폴리실리콘(4)상에 소오드/드레인영역(8)을 형성한다.
그다음 제1도 (d)와 같이 상기 감광막패턴(7)을 제거하여 종래의 오프-셋형 박막 트랜지스터를 완성한다.
그러나 상기와 같이 제조되는 종래의 오프-셋형 박막 트랜지스터에 있어서는 충분한 소자특성을 얻기위해 긴 채널길이가 필요하게 되는데 이에따라 SRAM 등에 박막 트랜지스터를 이용할 경우 SRAM이 고집적화 될수록 박막 트랜지스터의 면적이 SRAM의 셀 크기를 줄이는데 제한요소로 작용한다.
또한 오프-셋영역의 길이를 사진공정으로 정의하므로 오프-셋영역의 길이 변화가 심하여 소자의 특성에 악영향을 미치게 된다.
한편, 제2도는 종래 LDD형 박막 트랜지스터의 공정단면도로써 제2도 (a)와 같이 기판(10)위에 게이트전극(11)을 형성하고 전면에 게이트절연막(12)을 형성한 후 이위에 보디 폴리실리콘(13)을 형성하고 채널스톱 이온을 주입한다.
그 다음 제2도 (b)와 같이 상기 보디 폴리실리콘(13)위에 두꺼운 산화막을 형성하고 이를 패터닝하여 게이트전극(11)상부에 산화막 마스크(144)를 형성한 다음 LDD영역 형성을 위한 저농도 이온주입을 실시하여 LDD영역(15)을 형성한다.
그 다음 제2도 (c)와 같이 전면에 산화막을 증착한 후 이를 에치백하여 산화막측벽(16)을 형성한 다음 소오드/드레인영역 형성을 위한 고농도 불순물이온을 주입하여 소오스/드레인영역(7)을 형성한다.
이어서, 제2도 (d)와 같이 산화막측벽(16)과 산화막 마스크(14)를 제거하여 LDD형 박막 트랜지스터를 형성한다.
그러나 종래의 LDD형 박막 트랜지스터에 있어서는 감광막패턴이 줄어드는 대신 산화막형성 및 제거공정이 추가되는 문제가 있으며 산화막측벽을 재현성있게 조절하기 힘들다는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로 보디 폴리실리콘을 메사(MESA)구조로 식각하여 식각한 깊이 만큼을 채널영역 또는 오프-셋영역으로 이용하여 고집적화에 유리하도록 하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터의 구조는 절연기판, 상기 절연기판상에 메사구조로 형성되는 제1반도체층, 상기 제1반도체층의 메사상측에 형성되는 제1게이트 절연막, 상기 제1반도체층의 메사상측의 제1게이트 절연막위에 형성되는 게이트전극, 상기 게이트전극위에 형성되는 캡게이트 절연막, 상기 결과물 전면에 형성되는 제2게이트 절연막, 상기 캡게이트 절연막, 게이트전극 및 제1반도체층 양측벽의 제2게이트 절연막 측벽에 형성되는 제2반도체층, 상기 게이트전 그 아래의 제1반도체층에 형성되는 채널영역, 상기 채널영역을 중심으로 양측 제1반도체층에 형성되는 불순물 확산영역을 포함하여 구성되고, 본 발명의 박막 트랜지스터 제조방법은 절연기판상에 제1반도체층을 형성하는 공정, 상기 제1반도체층상에 제1게이트 절연막, 게이트용 폴리실리콘, 캡게이트 절연막을 차례로 형성하는 공정, 상기 캡게이트 절연막, 게이트용 폴리실리콘, 제1게이트 절연막을 패턴이하여 게이트전극을 형성하고 제1반도체층을 메사구조로 패턴이하는 공정, 상기 결과물 전면에 제2게이트 절연막과 제2반도체층을 형성하는 공정, 상기 제2반도체층을 이방성 식각하여 측벽형태로 형성하는 공정, 상기 게이트전극 및 제2반도체층을 마스크로 이용하여 제1반도체층에 수직으로 이온주입하여 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어진다.
상기와 같은 본 발명을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 박막 트랜지스터의 단면구조도이고, 제4도는 본 발명의 박막 트랜지스터의 공정단면도로써, 본 발명의 박막 트랜지스터의 구조는 절연기판(20)에 메사구조의 제1반도체층(20)이 형성되고 상기 메사구조의 제1반도체층(21)상에 제1게이트 절연막(22), 게이트전극(23), 캡게이트 절연막(24)이 차례로 형성되고 상기 캡게이트 절연막(24), 게이트전극(23), 제1게이트 절연막(22) 및 제1반도체층(21)에 제2게이트 절연막(25)이 형성되고, 상기 캡게이트 절연막(24), 게이트전극(23) 측면 및 제1반도체층(21)일부에 측벽의 제2반도체층(26)이 형성되고, 상기 측벽 제2반도체층(26), 게이트전극(23)영역을 제외한 제1반도체층(21)에 수직으로 이온주입하여 소오드 및 드레인영역(27)이 형성되는 구조를 갖는다.
이와 같은 본 발명의 박막 트랜지스터의 제조방법은 다음과 같다.
제4도 (a)와 같이 절연기판(20)상에 제1반도체층(21)을 형성하고, 제1반도체층(21)에 채널이온을 주입한 후, 일정영역을 패터닝하여 절연기판(20)상의 소정영역에 남도록 패터닝한다.
그 다음 제1반도체층(21)을 포함한 절연기판(20)상에 제1게이트절연막(22), 게이트전극용 폴리실리콘(23a), 캡 게이트 절연막(24)을 차례로 형성한다.
그리고 제4도 (b)와 같이 마스크패턴(도시하지 않음)을 이용하여 캡게이트 절연막(24), 게이트전극용 폴리실리콘(23a), 제1게이트 절연막(22)을 순차적으로 이방성 식각하여 제1반도체층(21)상의 소정영역에 남긴다.
그리고 계속적으로 제1반도체층(21)을 소정깊이로 식각하여 메사구조의 제1반도체층(21)을 형성한다. (이때, 제1반도체층에 저농도 불순물이온을 주입하여 LDD구조의 박막 트랜지스터를 형성할 수도 있다.)
그 다음 제4도 (c)와 같이 상기 제1반도체층(21) 및 캡게이트 절연막(24)을 포함한 기판(20)전면에 제2게이트절연막(25), 제2반도체층(26)을 차례로 형성하고, 제4도 (d)와 같이 상기 제2반도체층(26)을 에치백하여 상기 제2게이트 절연막(25), 캡게이트 절연막(24), 게이트전극(23), 제1게이트 절연막(22) 및 식각된 부분의 제1반도체층(21)의 양측면에 측벽형태의 제2반도체층(26)을 형성한다.
캡게이트 절연막(24)과 측벽형태의 제2반도체층(26)을 마스크로 제1반도체층(21)에 수직으로 이온주입하여 소오스 및 드레인영역(27)을 형성한다.
한편, 도면에는 도시하지 않았지만, 상기 측벽형태의 제2반도체층(26)을 형성함에 있어서, 캡게이트 절연막(24), 게이트전극(23), 그리고 식각된 부분의 제1반도체층(21)의 일측에만 형성할수도 있다.
또한, 마스크를 이용하여 측벽이 형성될 부분과 캡게이트 절연막(24)을 마스킹한 후, 에치백을 통해 양측의 두 측벽을 서로 격리시키지 않고 일체형으로 형성하는 공정을 적용할 수 있다.
즉, 제2반도체층(26)을 측벽형태로 형성하되 마스크를 이용하여 캡게이트 절연막위의 제2게이트절연막(25)상에도 남도록 제2반도체층(26)이 남도록 형성할 수도 있다.
이상에서와 같이, 본 발명에서 제1반도체층(21)을 메사구조로 형성하여 측벽형태의 제2반도체층(26)하부의 제1반도체층(21)과 상기 제1반도체층(21)의 식각된 부분을 채널영역 및 오프셋영역으로 사용할 수가 있어 박막트랜지스터의 중요한 요소인 온/오프전류비를 증가시킬 수 있어 고집적화에 효과가 있으며 소오스 및 드레인영역을 형성할 때 측벽형태의 제2반도체층(26)이 마스크역할을 하기 때문에 셀프얼라인에 의해 재현성있는 소오스 및 드레인영역(27)을 형성할 수 있다.
이상에서 설명한 바와 같이 본 발명의 박막 트랜지스터의 구조 및 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 박막 트랜지스터의 게이트전극 양측에 측벽형태의 제2반도체층을 전극으로 이용하여 동시에 게이트전극과 제2반도체층에 구동신호를 인가함에 따라 제2반도체층 하부의 제1반도체층(제3도, 제4도 (d)의 (a), (b)부분)을 채널영역으로 이용할 수 있고, 게이트전극에만 구동신호를 인가하게 되면 상기 제2반도체층 하부에 제1반도체층(제3도, 제4도 (d)의 (a), (b)부분)을 오프-셋영역으로 이용할 수 있어 온/오프전류비를 향상시켜 소비전력의 감소 및 기억특성을 향상시킬 수 있다.
둘째, 박막 트랜지스터의 제1반도체층을 두껍게 형성한 다음, 패터닝하여 메사구조로 형성함으로써 상기 첫 번째와 같은 효과를 있음은 물론 식각된 부분까지 채널영역 또는 오프-셋영역으로 이용함으로써 고집적화에 유리하다.
셋째, 마스크공정없이 셀프얼라인(self align)으로 소오드 및 드레인영역이 형성되어 정확하고 재현성있는 불순물확산영역을 형성하는데 유리하다.

Claims (10)

  1. 절연기판, 상기 절연기판상에 메사구조로 형성되는 제1반도체층, 상기 제1반도체층의 메사상측에 차례로 형성되는 제1게이트 절연막, 게이트전극, 캡게이트 절연막, 상기 캡게이트 절연막을 포함한 기판 전면에 형성되는 제2게이트 절연막, 상기 캡게이트 절연막, 게이트전극 및 제1반도체층 양측의 제2게이트절연막 측벽에 형성되는 제2반도체층, 상기 게이트전극 아래의 제1반도체층에 형성되는 채널영역, 상기 채널영역을 중심으로 양측 제1반도체층에 형성되는 불순물 확산영역을 포함하여 구성됨을 특징으로 하는 박막 트랜지스터의 구조.
  2. 제1항에 있어서, 제2반도체층의 구조를 측벽형태로 하되 캡게이트 절연막위에 제2게이트 절연막상에도 제2반도체층이 남도록 패터닝하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 구조.
  3. 제1항에 있어서, 제2반도체층은 캡게이드 절연막, 게이트전극 및 제1반도체층이 양측중 일측에만 선택적으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 구조.
  4. 제1항에 있어서, 제2반도체층 아래의 제1반도체층에 저농도 불순물영역이 형성되어 LDD구조의 박막 트랜지스터로 형성됨을 특징으로 하는 박막 트랜지스터의 구조.
  5. 절연기판상에 제1반도체층을 형성하는 공정, 상기 제1반도체층상에 제1게이트절연막, 게이트용 폴리실리콘, 캡게이트 절연막을 차례로 형성하는 공정, 상기 캡게이트 절연막, 게이트용 폴리실리콘, 제1게이트 절연막을 패터닝하여 게이트전극을 형성하고, 제1반도체층을 메사구조로 패터닝하는 공정, 상기 캡게이트 절연막을 포함한 기판 전면에 제2게이트 절연막과 제2반도체층을 형성하는 공정, 상기 제2반도체층을 이방성 식각하여 측벽형태로 형성하는 공정, 상기 게이트전극 및 제2반도체층을 마스크로 이용하여 제1반도체층에 수직으로 이온주입하여 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조방법.
  6. 제5항에 있어서, 제1반도체층 및 제2반도체층을 폴리실리콘을 이용함을 특징으로 하는 박막 트랜지스터의 제조방법.
  7. 제6항에 있어서, 제2반도체층을 측벽형태로 하되 캡게이트 절연막위에 제2게이트 절연막상에도 남도록 패터닝하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제5항에 있어서, 제2반도체층을 캡게이트 절연막, 게이트전극 및 제1반도체층의 양측중 일측에만 선택적으로 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
  9. 제5항에 있어서, 제2반도체층 아래의 제1반도체층에 저농도 불순물영역을 형성하여 LDD형 박막 트랜지스터로 형성함을 특징으로 하는 박막 트랜지스터의 제조방법.
  10. 제5항에 있어서, 제1반도체층의 식각된 부분을 오프셋영역 또는 채널영역으로 이용함을 특징으로 하는 박막 트랜지스터의 제조방법.
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