JPH06177384A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲートオフセット領域のチャネル方向の長さ
（ＬＯ）を高精度で制御することができ、オフ電流を小
さくし、且つ薄膜トランジスタの特性のばらつきが小さ
い薄膜トランジスタ及びその製造方法を提供する。 【構成】 基板１上に半導体活性層２とゲート絶縁層３
とゲート電極５が順次積層された薄膜トランジスタにお
いて、ゲート絶縁層３上にチャネル領域２ｃとソース領
域２ａとの間のゲートオフセット領域２ｄの長さを規定
する不純物導入阻止層４ａと、チャネル領域２ｃとドレ
イン領域２ｂの間のゲートオフセット領域２ｅの長さを
規定する不純物導入阻止層４ｂを設けた薄膜トランジス
タであり、ゲート絶縁層３上に設けた不純物導入阻止層
４とゲート電極５の上から不純物を注入してソース領域
２ａとドレイン領域２ｂ形成してゲートオフセット領域
２ｄ，２ｅを規定する薄膜トランジスタの製造方法とし
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶ディスプレイのア
クティブマトリクス素子等に用いられる薄膜トランジス
タの構造及びその製造方法に係り、特にオフ電流が小さ
く、特性のばらつきが小さい薄膜トランジスタ及びその
製造方法に関する。

【０００２】

【従来の技術】多結晶シリコン（poly-Si ）の薄膜を半
導体活性層として用いた薄膜トランジスタ（ＴＦＴ）
は、安価なガラス基板上で大量に、しかも均一に形成す
ることが容易であるため、液晶ディスプレイのアクティ
ブマトリクス素子として用いられている。また、poly-S
i ＴＦＴは、電流駆動能力が高いことから、周辺駆動回
路へも適用することができ、安価に液晶ディスプレイを
形成することができるという利点がある。

【０００３】多結晶シリコンを用いた薄膜トランジスタ
（poly-Si ＴＦＴ）の基本的な構造について、図１５を
用いて説明する。図１５は、poly-Si ＴＦＴのチャネル
長方向に沿った断面説明図である。poly-Si ＴＦＴは、
図１５に示すように、絶縁性基板１上に、多結晶シリコ
ン（poly-Si)から成る半導体活性層２と、ゲート絶縁層
３と、多結晶シリコンから成るゲート電極５と、絶縁層
６とが順次積層された構造となっており、更に絶縁層６
に設けられた開口部を介してソース領域２ａに接続する
ソース電極７ａと、同じくドレイン領域２ｂに接続する
ドレイン電極７ｂが設けられている。

【０００４】尚、ソース領域２ａ及びドレイン領域２
ｂ、更にゲート電極５は、ｎ型又はｐ型の不純物が高い
濃度で添加され、抵抗の低い領域となっている。また、
ソース領域２ａとドレイン領域２ｂとの間の部分は、ト
ランジスタの動作時に、チャネルが形成されるチャネル
領域２ｃとなっている。

【０００５】しかし、上記従来のpoly-Si ＴＦＴの構成
では、電流リークが起こり易いため、オフ電流が大きく
なり、アクティブマトリクス素子として用いた場合に
は、画素電位保持特性が悪くなり、ディスプレイの表示
特性を低下させる一因となっていた。

【０００６】そこで、オフ電流を低減する手法として、
図１６の断面説明図に示すようなＬＤＤ（Lightly Dope
d Drain ）構造のpoly-Si ＴＦＴが知られている（特開
平２−７４０７７号公報参照）。図１６に示すように、
ＬＤＤ構造の薄膜トランジスタは、ソース領域２ａとチ
ャネル領域２ｃとの間の領域部分及びドレイン領域２ｂ
とチャネル領域２ｃとの間の領域部分について、添加す
る不純物イオンの濃度を小さくした低不純物濃度領域２
ｄ′，２ｅ′を設けた構造である。ＬＤＤ構造とするこ
とにより、電界強度を緩和して、リーク電流を低減する
ようになっている。

【０００７】上記のようなＬＤＤ構造の薄膜トランジス
タでは、低不純物濃度領域２ｄ′，２ｅ′の長さＬ及び
その不純物濃度がＴＦＴの特性を決定する重要なパラメ
ータとなっている。

【０００８】また、ＬＤＤ構造のＴＦＴの中でも、低不
純物濃度領域に不純物を全く導入しない構造を特に、ゲ
ートオフセット構造といい、従来のゲートオフセット構
造の薄膜トランジスタとしては、図１７に示すようなも
のがあった。図１７は、従来のゲートオフセット構造の
ＴＦＴのチャネル方向に沿った断面説明図である。

【０００９】図１７に示すように、ゲートオフセット構
造の薄膜トランジスタは、絶縁性基板１上に半導体活性
層２としての多結晶シリコン層と、ゲート絶縁層３と、
ゲート電極５と、不純物の導入を阻止する絶縁性の不純
物阻止層４が順次積層され、半導体活性層２のチャネル
領域２ｃの両側に不純物を含まないゲートオフセット領
域２ｄ，２ｅが設けられ、ゲートオフセット領域２ｄ，
２ｅの外側に不純物を注入したソース領域２ａとドレイ
ン領域２ｃとが設けられる構造となっている。

【００１０】ゲートオフセット構造のＴＦＴは、余分な
不純物導入工程が必要でなく、不純物濃度のばらつきに
起因するＴＦＴの特性のばらつきがなくなるため、大面
積の基板上に、同時に、比較的均一な特性を持つＴＦＴ
を多数形成することが可能である。ここで、ゲートオフ
セット領域の長さＬＯがＴＦＴの特性を決める重要なパ
ラメータとなる。

【００１１】次に、上記従来のゲートオフセット構造の
薄膜トランジスタの製造方法（第１の製造方法）につい
て、図１８（ａ）〜（ｃ）及び図１９（ｄ）（ｅ）のプ
ロセス断面説明図を用いて説明する。

【００１２】まず、絶縁性基板１上に半導体活性層２と
しての多結晶シリコン（poly-Si ）層を島状に形成し、
更に、poly-Si 層を被覆するように酸化シリコン（Ｓｉ
Ｏ₂）層を着膜して、ゲート絶縁層３を形成する（図１
８（ａ）参照）。

【００１３】次に、ゲート絶縁層３上に不純物がドープ
されたpoly-Si 層を着膜し、フォトリソグラフィー及び
エッチングによりゲート絶縁層３上の所定の位置にゲー
ト電極５を形成する（図１８（ｂ）参照）。そして、そ
れらを全て被覆するように窒化シリコン（ＳｉＮx ）か
ら成る不純物導入阻止層４を着膜する（図１８（ｃ）参
照）。

【００１４】そして、フォトリソグラフィー及びエッチ
ングにより、ゲート電極５の上面及び側面を残し、ソー
ス領域２ａ及びドレイン領域２ｂの上部を除去するよう
な形状に不純物導入阻止層４を形成する（図１９（ｄ）
参照）。

【００１５】その後、上方からイオン注入を行うと、Ｓ
ｉＮx 層の不純物導入阻止層４がマスクとなり、不純物
導入阻止層４に覆われていない部分だけに不純物がドー
ピングされて、ソース領域２ａ及びドレイン領域２ｂが
形成される（図１９（ｅ）参照）。ここで、ゲート電極
５の下層のpoly-Si 層がチャネル領域２ｃであり、その
両側がゲートオフセット領域２ｄ，２ｅとなっている。
そして、不純物導入阻止層４を除去し、層間絶縁層の堆
積、開口部の形成に引き続き各電極及び配線を形成し
て、ゲートオフセット構造のＴＦＴが形成される。

【００１６】また、ゲートオフセット構造のＴＦＴを形
成する別の方法（第２の製造方法）として、図２０
（ａ）〜（ｃ）及び図２１（ｄ）（ｅ）のプロセス断面
説明図に示すような製造方法もあった。まず、絶縁性基
板１上に島状に形成された半導体活性層２としてのpoly
-Si 層を被覆するようにＳｉＯ₂ 層のゲート絶縁層３を
形成し（図２０（ａ）参照）、その上にゲート電極５を
形成する（図２０（ｂ）参照）。更にその上に、不純物
導入阻止層４としてのＳｉＮx 層を全体を覆うように着
膜する（図２０（ｃ）参照）。

【００１７】そして、異方性エッチングによりゲート電
極５の側壁に不純物導入阻止層４を残すような形状に形
成する（図２１（ｄ）参照）。この状態で不純物イオン
の注入を行うと、半導体活性層２のうち、ゲート電極５
及び不純物導入阻止層４で覆われていない部分にのみ不
純物がドーピングされて、ソース領域２ａとドレイン領
域２ｂが形成され、ゲート電極５が覆っている部分がチ
ャネル領域２ｃとなり、不純物導入阻止層４が覆ってい
る部分がゲートオフセット領域２ｄ，２ｅとなる（図２
１（ｅ）参照）。このようにしてゲートオフセットＴＦ
Ｔが形成されるようになっていた。

【００１８】

【発明が解決しようとする課題】しかしながら、上記従
来の第１の製造方法によるゲートオフセット構造の薄膜
トランジスタ（ＴＦＴ）では、ゲートオフセット領域２
ｄ，２ｅが、ゲート電極５と不純物導入阻止層４とを形
成する２度のフォトリソグラフィー工程の重ね合わせに
より形成されることになり、ＴＦＴ特性を大きく左右す
るゲートオフセット領域の長さＬＯが、マスクアライメ
ント（マスク合わせ）の精度に依存するため、アライメ
ントずれによって長さＬＯも大きく変化し、長さＬＯを
高精度で制御することが困難となり、ＴＦＴ特性のばら
つきが大きくなってしまうという問題点があった。

【００１９】また、上記従来の第２の製造方法によるゲ
ートオフセット構造の薄膜トランジスタ（ＴＦＴ）で
は、ゲートオフセットの長さＬＯは、１回の異方性エッ
チング工程により形成されるゲート電極５の側壁の不純
物導入阻止層４の加工精度に依存するが、この異方性エ
ッチング工程は、堆積させたＳｉＮx 層の膜厚又はエッ
チング速度のばらつき等によって絶縁性基板１の面内各
所で最適なエッチング時間が異なるため、処理時間の制
御が難しく、ゲート電極側壁の不純物導入阻止層４を均
一に形成することが困難となり、ＴＦＴ特性のばらつき
が大きくなってしまうという問題点があった。

【００２０】本発明は上記実情に鑑みて為されたもの
で、ＴＦＴ特性を大きく左右するゲートオフセット領域
の長さＬＯを高精度で制御することができ、オフ電流が
小さく、且つＴＦＴ特性のばらつきが小さい薄膜トラン
ジスタ及びその製造方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、基板上に島状に形
成された半導体活性層としての多結晶シリコン層と、前
記多結晶シリコン層を被覆するゲート絶縁層と、前記多
結晶シリコン層の両端に形成されるソース領域及びドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
に位置して前記ゲート絶縁層上に形成されるゲート電極
層とを有する薄膜トランジスタにおいて、前記半導体活
性層で前記ゲート電極に覆われる部分のチャネル領域と
前記ソース領域との間の不純物が注入されないゲートオ
フセット領域の長さを規定する絶縁層と、前記チャネル
領域と前記ドレイン領域との間の不純物が注入されない
ゲートオフセット領域の長さを規定する絶縁層とを、前
記ゲート絶縁層上に設けたことを特徴としている。

【００２２】上記従来例の問題点を解決するための請求
項２記載の発明は、薄膜トランジスタの製造方法におい
て、基板上に半導体活性層を島状に形成する工程と、前
記半導体活性層を被覆するゲート絶縁層を形成する工程
と、前記ゲート絶縁層上に絶縁層を積層する工程と、前
記半導体活性層でソース領域、ドレイン領域、チャネル
領域となる部分の上部の前記絶縁層を除去して前記チャ
ネル領域と前記ソース領域との間のゲートオフセット領
域の上部及び前記チャネル領域と前記ドレイン領域との
間のゲートオフセット領域の上部に前記絶縁層を残す工
程と、前記チャネル領域上部の位置に前記ゲートオフセ
ット領域上部の前記絶縁層に一部が重なるようにゲート
電極を形成する工程と、前記絶縁層と前記ゲート電極の
上から不純物を注入して前記ソース領域と前記ドレイン
領域を形成する工程とを有することを特徴としている。

【００２３】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項１記載の薄膜トランジスタに
おいて、前記ゲート絶縁層が前記半導体活性層上に前記
半導体活性層と同一形状で形成され、前記ゲート絶縁層
の端部を覆うように前記半導体活性層周辺に短絡防止用
の絶縁層を設けたことを特徴としている。

【００２４】上記従来例の問題点を解決するための請求
項４記載の発明は、薄膜トランジスタの製造方法におい
て、基板上に半導体活性層とゲート絶縁層とを真空状態
で連続して着膜する工程と、前記半導体活性層と前記ゲ
ート絶縁層とを島状に形成する工程と、前記ゲート絶縁
層上に絶縁層を積層する工程と、前記半導体活性層でソ
ース領域、ドレイン領域、チャネル領域となる部分の上
部の前記絶縁層を除去して前記チャネル領域と前記ソー
ス領域との間のゲートオフセット領域の上部及び前記チ
ャネル領域と前記ドレイン領域との間のゲートオフセッ
ト領域の上部及び前記島状に形成されたゲート絶縁層の
端部を覆うように前記半導体活性層の周辺に前記絶縁層
を残す工程と、前記チャネル領域上部の位置に前記ゲー
トオフセット領域上部の前記絶縁層に一部が重なるよう
にゲート電極を形成する工程と、前記絶縁層と前記ゲー
ト電極の上から不純物を注入して前記ソース領域と前記
ドレイン領域を形成する工程とを有することを特徴とし
ている。

【００２５】上記従来例の問題点を解決するための請求
項５記載の発明は、請求項１記載の薄膜トランジスタに
おいて、前記多結晶シリコンを被覆するゲート絶縁層が
多層構造を有することを特徴としている。

【００２６】上記従来例の問題点を解決するための請求
項６記載の発明は、請求項５記載の薄膜トランジスタに
おいて、前記ゲートオフセット領域を規定する絶縁層と
前記多層構造のゲート絶縁層の内で最下層のゲート絶縁
層とが同じ材料で形成されていることを特徴としてい
る。

【００２７】上記従来例の問題点を解決するための請求
項７記載の発明は、請求項２記載の薄膜トランジスタの
製造方法において、前記半導体活性層を被覆するゲート
絶縁層を形成する工程が材料の異なる複数のゲート絶縁
層を多層に形成する工程であり、前記ゲート絶縁層上に
積層される絶縁層の材料を前記多層構造のゲート絶縁層
の内で最下層のゲート絶縁層の材料と同じにすることを
特徴としている。

【００２８】上記従来例の問題点を解決するための請求
項８記載の発明は、請求項１記載の薄膜トランジスタに
おいて、前記ゲートオフセット領域を規定する絶縁層と
前記ゲート電極層との間に前記半導体活性層を覆うよう
に別の絶縁層を設けたことを特徴としている。

【００２９】上記従来例の問題点を解決するための請求
項９記載の発明は、請求項８記載の薄膜トランジスタに
おいて、前記別の絶縁層と前記ゲートオフセット領域を
規定する絶縁層とが異なる材料で形成されていることを
特徴としている。

【００３０】上記従来例の問題点を解決するための請求
項１０記載の発明は、請求項２記載の薄膜トランジスタ
の製造方法において、前記ゲートオフセット領域の上部
に前記絶縁層を残す工程と前記ゲート電極を形成する工
程との間に、前記半導体活性層を覆うように前記絶縁層
とは異なる材料の別の絶縁層を積層する工程を設けたこ
とを特徴としている。

【００３１】

【作用】請求項１記載の発明によれば、ゲート電極の真
下のチャネル領域とソース領域との間のゲートオフセッ
ト領域の長さ及びチャネル領域とドレイン領域との間の
ゲートオフセット領域の長さを規定し、不純物注入工程
でマスクとして作用する絶縁層をゲート絶縁層上に設け
た薄膜トランジスタとしているので、絶縁層及びその上
に形成されたゲート電極の上部から不純物を注入すれ
ば、ソース領域とチャネル領域との間及びドレイン領域
とチャネル領域との間の不純物が注入されないゲートオ
フセット領域を、マスクアライメント精度に依存するこ
となく絶縁層により規定した寸法で形成することがで
き、薄膜トランジスタの特性に影響を与えるゲートオフ
セット領域の寸法のばらつきを小さくすることにより、
薄膜トランジスタの特性のばらつきを小さくして均一性
を向上させることができ、更にリーク電流を小さくして
薄膜トランジスタの特性を向上させることができる。

【００３２】請求項２記載の発明によれば、ゲート絶縁
層上に絶縁層を着膜し、ソース領域及びドレイン領域と
チャネル領域の上部の絶縁層を除去してチャネル領域と
ソース領域の間のゲートオフセット領域の上部及びチャ
ネル領域とドレイン領域の間のゲートオフセット領域上
部の絶縁層を残す形状に絶縁層を形成し、絶縁層にまた
がるようにゲート電極を形成した後、絶縁層とゲート電
極をマスクとして上方から不純物の注入を行い、ソース
領域とドレイン領域を形成する薄膜トランジスタの製造
方法としているので、ゲートオフセット領域を、マスク
アライメント精度に依存することなく絶縁層により規定
した寸法で形成することができ、薄膜トランジスタの特
性に大きな影響を与えるゲートオフセット領域の寸法の
ばらつきを小さくすることにより、薄膜トランジスタの
特性のばらつきを小さくして均一性を向上させることが
でき、更にリーク電流を小さくして薄膜トランジスタの
特性を向上させることができる。

【００３３】請求項３，４記載の発明によれば、半導体
活性層とゲート絶縁層とを真空状態で連続して着膜し、
島状に形成された半導体活性層の周辺部分における短絡
を防止するための短絡防止用の絶縁層をチャネル領域を
規定する絶縁層と同時に形成する請求項１記載の薄膜ト
ランジスタ及び薄膜トランジスタの製造方法としている
ので、ゲートオフセット領域の長さを高精度に形成で
き、薄膜トランジスタの特性を向上させることができ、
更に半導体活性層とゲート絶縁層とを真空を保持したま
ま連続して着膜できるので、両層間のトラップ準位の密
度を大幅に低減でき、薄膜トランジスタの特性を向上さ
せることができ、また短絡防止用の絶縁層とチャネル領
域を規定する絶縁層とが同時に形成するようにしている
ので、製造工程を簡易にできる。

【００３４】請求項５〜７記載の発明によれば、ゲート
絶縁層を多層構造とした請求項１記載の薄膜トランジス
タで、ゲート絶縁層を規定する絶縁層と最下層のゲート
絶縁層とを同じ材料とした請求項５記載の薄膜トランジ
スタ及びその薄膜トランジスタの製造方法としているの
で、ゲート電極層をエッチングする際にゲート電極層の
材料とゲート絶縁層を規定する絶縁層との選択比を大き
くすれば、該絶縁層と最下層のゲート絶縁層はエッチン
グされてしまうことがないため、ソース領域及びドレイ
ン領域がエッチングダメージを受けることがなく、また
ゲートオフセット領域の長さを高精度に形成できる。

【００３５】請求項８〜１０記載の発明によれば、ゲー
トオフセット領域を規定する絶縁層とゲート電極層との
間に半導体活性層を覆うように別の絶縁層を設けた請求
項１記載の薄膜トランジスタで、この別の絶縁層とゲー
トオフセット領域を規定する絶縁層とを異なる材料とし
た請求項８記載の薄膜トランジスタ及びその薄膜トラン
ジスタの製造方法としているので、ゲート電極層をエッ
チングする際にゲート電極層の材料と別の絶縁層との選
択比を大きくすれば、ゲートオフセット領域を規定する
絶縁層とゲート絶縁層はエッチングされてしまうことが
ないため、ソース領域及びドレイン領域がエッチングダ
メージを受けることがなく、またゲートオフセット領域
の長さを高精度に形成できる。

【００３６】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係る薄膜トラ
ンジスタのチャネル方向の断面説明図である。本実施例
（実施例１）の薄膜トランジスタは、図１に示すよう
に、ガラス等の絶縁性基板１上に、多結晶シリコン（po
ly-Si ）から成る半導体活性層２と、酸化シリコン（Ｓ
ｉＯ₂ ）から成るゲート絶縁層３とが順次積層され、ゲ
ート絶縁層３上のゲートオフセット領域の真上に相当す
る位置に不純物導入阻止層４ａ及び４ｂが形成され、不
純物導入阻止層４ａと４ｂの間を埋めるようにpoly-Si
のゲート電極５が形成される構造となっている。

【００３７】そして、半導体活性層２の内、ゲート電極
５と不純物導入阻止層４ａ及び４ｂの下層部分以外の領
域には不純物イオンが注入され、ソース領域２ａ及びド
レイン領域２ｂとなっている。また、半導体活性層２の
内で、ゲート電極５の真下に相当する部分は動作時には
チャネル領域２ｃとなり、ソース領域２ａ及びドレイン
領域２ｂとチャネル領域２ｃとの間、すなわち不純物導
入阻止層４ａ及び４ｂの真下に相当する部分は不純物を
全く含まないゲートオフセット領域２ｄ，２ｅとなって
いるゲートオフセット構造の薄膜トランジスタである。

【００３８】次に、各構成部分について、図１を参照し
ながら具体的に説明する。本実施例の特徴部分である不
純物導入阻止層４は、ＳｉＯ₂ 層のゲート絶縁層３上に
着膜された窒化シリコン膜（ＳｉＮx ）から成り、チャ
ネル方向の長さが所望のゲートオフセット領域の長さＬ
Ｏとなるように形成され、その膜厚は約１μｍである。
そして、不純物導入阻止層４は、ゲート電極５形成後の
不純物のイオン注入工程においてマスクとして作用し、
不純物導入阻止層４ａ，４ｂ及びゲート電極５の下層部
分の半導体活性層２には不純物イオンがドーピングされ
ないようになっている。

【００３９】不純物が注入されない領域の内で、ゲート
電極５の下層部分は薄膜トランジスタの動作時にキャリ
アが流れるチャネル領域２ｃとなり、チャネル領域２ｃ
とソース領域２ａの間がゲートオフセット領域２ｄとな
り、チャネル領域２ｃとドレイン領域２ｂの間がゲート
オフセット領域２ｅとなる。ここで、ゲートオフセット
領域２ｄ，２ｅの長さＬＯは１度のフォトリソグラフィ
ーと１度のエッチングで形成されるマスク用絶縁層４ａ
及び４ｂの長さによって決定される。従って、ゲートオ
フセット領域の長さＬＯは、アライメント精度には全く
依存せず、エッチング時間の制御も容易であるため長さ
ＬＯを高精度で形成することができる。

【００４０】次に、実施例１の薄膜トランジスタの製造
方法について、図２（ａ）（ｂ）及び図３（ｃ）（ｄ）
のプロセス断面説明図を用いて説明する。図２、図３は
ＴＦＴのチャネル方向に沿った断面を示したものであ
る。まず、絶縁性基板１上にＬＰＣＶＤ法により多結晶
シリコン（poly-Si ）を約１００ｎｍ程度の厚さで堆積
し、再結晶化アニールをおこなった後、フォトリソグラ
フィー及びエッチングにより島状にパターニングして半
導体活性層２を形成し、その上に、ゲート絶縁層３とし
てのＳｉＯ₂ をＥＣＲ（電子サイクロトロン共鳴）法に
より約１００ｎｍ程度の厚さで堆積する（図２（ａ）参
照）。

【００４１】次に、ゲート絶縁層３上に、不純物導入阻
止層４としてのシリコン窒化膜（ＳｉＮx ）をプラズマ
ＣＶＤ法により約１μｍ程度の膜厚で着膜する。そし
て、ソース領域２ａ及びドレイン領域２ｂに隣接したゲ
ートオフセット領域の真上の位置に、フォトリソグラフ
ィー及びエッチングにより不純物導入阻止層４ａ及び４
ｂを島状に形成する（図２（ｂ）参照）。この時、不純
物導入阻止層４ａ及び４ｂのチャネル方向の長さは、所
望のゲートオフセット領域のチャネル方向の長さＬＯ
（１〜２μｍ程度）に等しくなるように形成する。

【００４２】ここで、不純物導入阻止層４のパターン形
状は、他の電極や配線部分と同様に予めフォトリソグラ
フィー用のフォトマスク上で正確に作ることができ、エ
ッチング時間の制御も容易であるために、不純物導入阻
止層４ａ及び４ｂはＬＯ±０．１μｍ程度の精度で加工
することが可能である。

【００４３】次に、ゲート電極５としてのpoly-Si 層を
ＬＰＣＶＤ法により約３００ｎｍ程度の厚さで着膜し、
フォトリソグラフィー及びエッチングにより所望の形状
にパターニングする（図３（ｃ）参照）。ゲート電極５
の形状は、不純物導入阻止層４ａ及び４ｂの間の位置
に、両絶縁層４ａ，４ｂの一端を覆うように形成される
ものである。

【００４４】そして、上方より不純物イオンを注入し
て、半導体活性層２にソース領域２ａ及びドレイン領域
２ｂが形成され、また不純物イオンが注入されたゲート
電極５が形成される。この時、不純物導入阻止層４ａ，
４ｂ及びゲート電極５がイオン注入のマスクとして作用
するため、その下の半導体活性層２は不純物イオンが注
入されない。ゲート電極５の真下に相当する部分はチャ
ネル領域２ｃとなるから、不純物イオンを含まないゲー
トオフセット領域２ｄ，２ｅがチャネル領域２ｃの両
側、すなわちチャネル領域２ｃとソース領域２ａとの間
及びチャネル領域２ｃとドレイン領域２ｂの間に形成さ
れ、その長さＬＯは、不純物導入阻止層４のチャネル方
向の長さに等しい長さとなる（図３（ｄ）参照）。

【００４５】その後、絶縁層、各電極、配線を形成して
全体を絶縁性の保護層で覆い、ゲートオフセット構造の
薄膜トランジスタが完成される。このようにして実施例
１の薄膜トランジスタが形成される。

【００４６】実施例１の薄膜トランジスタによれば、所
望のゲートオフセット領域のチャネル方向の長さＬＯを
有する不純物導入阻止層４ａ，４ｂをゲート絶縁層３上
に設け、不純物導入阻止層４ａと４ｂにまたがるように
ゲート電極５を設けて、その上から不純物イオンを注入
した構造としているので、チャネル領域２ｃに隣接した
ゲートオフセット領域２ｄ，２ｅのチャネル方向の長さ
ＬＯを、アライメント精度に依存すること無く不純物導
入阻止層４ａ及び４ｂの寸法で高精度に形成することが
でき、リーク電流の少ないゲートオフセット構造のpoly
-Si ＴＦＴにおけるゲートオフセット領域の長さＬＯの
ばらつきを小さくし、ＴＦＴ特性の均一性を向上させる
ことができる効果がある。

【００４７】実施例１の薄膜トランジスタの製造方法に
よれば、所望のゲートオフセット領域の真上のゲート絶
縁層３上に、所望のゲートオフセット領域の長さＬＯと
等しい長さで不純物導入阻止層４ａ及び４ｂを形成し、
不純物導入阻止層４ａ及び４ｂにまたがるようにゲート
電極５を形成し、更にその上から不純物イオンを注入す
るようにしているので、ＴＦＴ特性に大きな影響を与え
るゲートオフセット領域のチャネル方向の長さＬＯを、
アライメント精度に依存すること無く形成することがで
き、不純物導入阻止層のエッチング時間の制御も容易で
あるため長さＬＯを高精度で形成することができ、ゲー
トオフセット領域の長さＬＯのばらつきを小さくし、Ｔ
ＦＴ特性の均一性を向上させることができる効果があ
る。

【００４８】また、実施例１の薄膜トランジスタはゲー
トオフセット構造としているので、ゲートオフセット構
造でない従来の薄膜トランジスタと比べて、リーク電流
を減少させてオフ電流は４桁以上小さくすることができ
るのに対して、不純物導入阻止層４ａ及び４ｂのチャネ
ル方向の長さを１〜２μｍとなるように形成して、ゲー
トオフセット領域２ｄ，２ｅの長さＬＯを１μｍ〜２μ
ｍの範囲としているので、オン電流の低下は１桁以内と
十分小さく抑えることができ、従って十分なオン／オフ
比が得られる効果がある。

【００４９】次に、本発明の別の実施例に係る薄膜トラ
ンジスタについて説明する。図４は、別の実施例（実施
例２）に係る薄膜トランジスタの平面説明図であり、図
５は、図４のＡ−Ａ′部分の断面説明図であり、図６
は、図４のＢ−Ｂ′部分の断面説明図である。

【００５０】別の実施例（実施例２）のpoly-Si ＴＦＴ
は、図５に示すように、絶縁性基板１上に、連続してpo
ly-Si 層とＳｉＯ₂ 層を順次積層し、パターニングして
島状に半導体活性層２及びゲート絶縁層３が形成され、
その上にＳｉＮx から成る不純物導入阻止層４ａ及び４
ｂが積層され、更に、不純物導入阻止層４ａと４ｂにま
たがるようにpoly-Si から成るゲート電極５が形成さ
れ、また半導体活性層２の島状パターンの周辺部には短
絡防止用絶縁層４′が形成され、不純物導入阻止層４
ａ、４ｂと短絡防止用絶縁層４′との間に相当する半導
体活性層２にソース領域２ａ及びドレイン領域２ｂが形
成されたゲートオフセット構造の薄膜トランジスタであ
る。

【００５１】ここで、半導体活性層２としてのpoly-Si
層と、ゲート絶縁層３としてのＳｉＯ₂ 層は、ＬＰＣＶ
Ｄ法により真空を破らずに連続して堆積され、その後連
続してパターニングされて形成されている。また、短絡
防止用絶縁層４′は、図６に示すように、ゲート電極５
と半導体活性層２とが島状パターンの周辺部において短
絡するのを防ぐために設けられている。

【００５２】そして、不純物導入阻止層４は、チャネル
方向の長さが所望のゲートオフセット領域の長さＬＯで
形成され、不純物イオンの注入の際にマスクとして作用
し、その下の半導体活性層２には不純物イオンがドーピ
ングされずに、ゲートオフセット領域が不純物導入阻止
層４の長さに等しい長さで形成されるものである。

【００５３】次に、実施例２の薄膜トランジスタの製造
方法について図７（ａ）（ｂ）及び図８（ｃ）（ｄ）の
プロセス断面説明図を用いて説明する。まず、絶縁性基
板１上にＬＰＣＶＤ法により半導体活性層２としてのpo
ly-Siを約１００ｎｍ程度の厚さで堆積し、それに引き
続いて、真空を保ったままゲート絶縁層３としてのＳｉ
Ｏ₂ を約１００ｎｍ程度の厚さで堆積する。そして、po
ly-Si 層の再結晶化アニールを行った後、フォトリソグ
ラフィー及びエッチングによりＳｉＯ₂ 層とpoly-Si 層
を同一のレジストパターンを用いて連続してパターニン
グする（図７（ａ）参照）。

【００５４】次に、不純物導入阻止層４と、短絡防止用
絶縁層４′としてのＳｉＮx をプラズマＣＶＤ法により
約１μｍの膜厚で堆積し、フォトリソグラフィー及びエ
ッチングによりpoly-Si 領域の周辺部には短絡防止用絶
縁層４′を、チャネル領域の両側上部には不純物導入阻
止層４ａ及び４ｂを形成する（図７（ｂ）参照）。

【００５５】その上に、ゲート電極５としてのpoly-Si
を約３００ｎｍ程度の厚さで着膜し、フォトリソグラフ
ィーとエッチングにより、不純物導入阻止層４ａと４ｂ
にまたがるようにpoly-Si 層をパターニングしてゲート
電極５とする（図８（ｃ）参照）。

【００５６】そして、上方から不純物イオンの注入を行
うと、ゲート電極５と不純物導入阻止層４ａ、４ｂ及び
短絡防止用絶縁層４′とがマスクとなって、それらに覆
われていない部分の半導体活性層２にのみ不純物がドー
ピングされる。この時、ゲート電極５にも不純物がドー
ピングされて電極として形成される。その結果、ソース
領域２ａ及びドレイン領域２ｂとチャネル領域２ｃとの
間に、不純物導入阻止層４ａ及び４ｂの寸法と同じ長さ
でゲートオフセット領域が形成される（図８（ｄ）参
照）。そして、絶縁層、各電極、配線部を形成して、ゲ
ートオフセット構造の薄膜トランジスタが形成される。

【００５７】実施例２の薄膜トランジスタ及びその製造
方法によれば、不純物導入阻止層４を設けたことにより
ＴＦＴ特性に大きな影響を与えるゲートオフセット領域
の長さＬＯを、マスク合わせの精度やエッチング時間に
依存すること無く、高精度で形成することができ、ＴＦ
Ｔ特性のばらつきを小さくして均一性を向上させ、更に
リーク電流を小さくして特性を向上させることができる
効果がある。

【００５８】また、実施例２の薄膜トランジスタ及びそ
の製造方法によれば、半導体活性層２としてのpoly-Si
層と、ゲート絶縁層３としてのＳｉＯ₂ 層とが真空を保
ったまま連続して堆積されているため、半導体活性層２
とゲート絶縁層３との間に形成されるトラップ準位の密
度が大幅に低減し、ＴＦＴ特性を向上させることができ
る効果がある。

【００５９】また、不純物導入阻止層４は、半導体活性
層２及びゲート絶縁層３を連続堆積で形成する場合に必
要になる短絡防止用絶縁層４′と同時に形成できるの
で、余分な製造プロセスを付加する必要がなく、製造工
程を簡易にできる効果がある。

【００６０】しかしながら、上記実施例１及び実施例２
の薄膜トランジスタでは、ゲート電極５をエッチングす
る際に、ＳｉＯ₂ のゲート絶縁層３とＳｉＮx の不純物
導入阻止層４とに対して同時に選択比を大きくとること
は困難であるため、ソース領域２ａ及びドレイン領域２
ｂの上部におけるゲート絶縁層３がエッチングされてし
まい、ソース領域２ａ及びドレイン領域２ｂがエッチン
グダメージを受けてしまうという問題があり、または、
不純物導入阻止層４が横方向にエッチングされてしま
い、ゲートオフセット領域の長さＬＯを正確な長さに形
成できないという問題がある。そこで、上記問題を克服
することができる実施例３，４の薄膜トランジスタ及び
その製造方法を以下に説明する。

【００６１】実施例３の薄膜トランジスタの構成につい
て図９を使って説明する。図９は、実施例３の薄膜トラ
ンジスタの断面説明図である。実施例３の薄膜トランジ
シタ（poly-Si ＴＦＴ）は、図９に示すように、絶縁性
基板１上に、poly-Si から成る半導体活性層２と、第１
層目のＳｉＯ₂ から成る第１のゲート絶縁層３ａと、第
２層目のＳｉＮx から成る第２のゲート絶縁層３ｂとが
順次積層され、その上にゲートオフセット領域の真上に
相当する位置にＳｉＯ₂ から成る不純物導入阻止層４ａ
及び４ｂが形成され、更に、不純物導入阻止層４ａと４
ｂにの間を埋めるようにpoly-Si から成るゲート電極５
が形成されたゲートオフセット構造の薄膜トランジスタ
である。

【００６２】そして、上面からイオン注入を行い、半導
体活性層２の内で、ソース領域２ａ及びドレイン領域２
ｂと、チャネル領域２ｃと、ゲートオフセット領域２
ｄ，２ｅとを形成するものである。

【００６３】次に、実施例３の薄膜トランジスタの製造
方法について図１０（ａ）〜（ｃ）及び図１１（ｄ）
（ｅ）を使って説明する。図１０（ａ）〜（ｃ）及び図
１１（ｄ）（ｅ）は、実施例３の薄膜トランジスタの製
造方法プロセス断面説明図である。まず、絶縁性基板１
上にＬＰＣＶＤ法により多結晶シリコン（poly-Si ）を
約１００ｎｍ程度の厚さで堆積し、再結晶化アニールを
行った後、フォトリソグラフィー及びエッチングにより
島状にパターニングして半導体活性層２を形成し、その
上に、第１のゲート絶縁層３ａとしてのＳｉＯ₂ を約５
０ｎｍ程度の厚さで堆積する（図１０（ａ）参照）。

【００６４】次に、第１のゲート絶縁層３ａ上に、第２
のゲート絶縁層３ｂとしてのＳｉＮx を約５０ｎｍ程度
の厚さで積層する（図１０（ｂ）参照）。更に、ＳｉＮ
x 上に、不純物導入阻止層４としてのシリコン酸化膜
（ＳｉＯ₂）を約１μｍ程度の膜厚で着膜する。そし
て、ソース領域２ａ及びドレイン領域２ｂに隣接したゲ
ートオフセット領域の真上の位置に、フォトリソグラフ
ィー及びエッチングにより不純物導入阻止層４ａ及び４
ｂを島状に形成する（図１０（ｃ）参照）。この時、不
純物導入阻止層４ａ及び４ｂのチャネル方向の長さは、
所望のゲートオフセット領域のチャネル方向の長さＬＯ
（１〜２μｍ程度）に等しくなるように形成する。

【００６５】ここで、不純物導入阻止層４のパターン形
状は、他の電極や配線部分と同様に予めフォトリソグラ
フィー用のフォトマスク上で正確に作ることができ、エ
ッチング時間の制御も容易であるために、不純物導入阻
止層４ａ及び４ｂはＬＯ±０．１μｍ程度の精度で加工
することが可能である。

【００６６】次に、ゲート電極５としてのpoly-Si 層を
ＬＰＣＶＤ法により約３００ｎｍ程度の厚さで着膜し、
フォトリソグラフィー及びエッチングにより所望の形状
にパターニングする（図１１（ｄ）参照）。ここにおけ
るエッチングは、ゲート電極５のpoly-Si と不純物導入
阻止層４のＳｉＯ₂ とのエッチングの選択比を大きくし
て行うものであるから、レジストが形成されていないpo
ly-Si 層部分がエッチングされ、更に図１１（ｄ）に示
すように、エッチングに晒される第２のゲート絶縁層３
ｂとしてのＳｉＮx もエッチングされて除去されてしま
うものである。

【００６７】そして、上方より不純物イオンを注入し
て、半導体活性層２にソース領域２ａ及びドレイン領域
２ｂが形成され、また不純物イオンが注入されたゲート
電極５が形成される。この時、不純物導入阻止層４ａ，
４ｂ及びゲート電極５がイオン注入のマスクとして作用
するため、その下の半導体活性層２は不純物イオンが注
入されず、ゲート電極５の真下に相当する部分はチャネ
ル領域２ｃとなり、不純物イオンを含まないゲートオフ
セット領域２ｄ，２ｅがチャネル領域２ｃの両側、すな
わちチャネル領域２ｃとソース領域２ａとの間及びチャ
ネル領域２ｃとドレイン領域２ｂの間に形成される（図
１１（ｅ）参照）。

【００６８】その後、絶縁層、各電極、配線を形成して
全体を絶縁性の保護層で覆い、ゲートオフセット構造の
薄膜トランジスタが完成される。このようにして実施例
３の薄膜トランジスタが形成される。

【００６９】実施例３の薄膜トランジスタ及びその製造
方法によれば、所望のゲートオフセット領域のチャネル
方向の長さＬＯを有する不純物導入阻止層４ａ，４ｂを
第２のゲート絶縁層３ｂ上に設け、不純物導入阻止層４
ａと４ｂにまたがるようにゲート電極５を設け、その上
から不純物イオンを注入するようにしているので、チャ
ネル領域２ｃに隣接したゲートオフセット領域２ｄ，２
ｅのチャネル方向の長さＬＯを、アライメント精度に依
存すること無く不純物導入阻止層４ａ及び４ｂの寸法で
高精度に形成することができ、リーク電流の少ないゲー
トオフセット構造のpoly-Si ＴＦＴにおけるゲートオフ
セット領域の長さＬＯのばらつきを小さくし、ＴＦＴ特
性の均一性を向上させることができる効果がある。

【００７０】また、実施例３の薄膜トランジスタ及びそ
の製造方法によれば、ＳｉＯ₂ から成る不純物導入阻止
層４とＳｉＮx から成る第２のゲート絶縁層３ｂとを異
なる材料で形成しているので、ゲート電極５をエッチン
グする際に、ＳｉＮx 層がエッチングされても、その下
層のＳｉＯ₂ から成る第１のゲート絶縁層３ａは不純物
導入阻止層４と同様にエッチングされないため、ソース
領域２ａ及びドレイン領域２ｂはエッチングダメージを
受けることがなく、良好なＴＦＴ特性を得ることができ
る効果がある。

【００７１】次に、実施例４の薄膜トランジスタの構成
について図１２を使って説明する。図１２は、実施例４
の薄膜トランジスタの断面説明図である。実施例４の薄
膜トランジシタ（poly-Si ＴＦＴ）は、図１２に示すよ
うに、絶縁性基板１上に、poly-Si から成る半導体活性
層２と、第１層目のＳｉＯ₂ から成る第１のゲート絶縁
層３ａとが順次積層され、その上にゲートオフセット領
域の真上に相当する位置にＳｉＮx から成る不純物導入
阻止層４ａ″及び４ｂ″が形成され、更に、第２層目の
ＳｉＯ₂ から成る第２のゲート絶縁層３ｂ′が積層され
て、不純物導入阻止層４ａ″と４ｂ″にの間を埋めるよ
うにpoly-Si から成るゲート電極５が形成されたゲート
オフセット構造の薄膜トランジスタである。

【００７２】そして、実施例４のpoly-Si ＴＦＴの上面
からイオン注入を行い、半導体活性層２の内で、ソース
領域２ａ及びドレイン領域２ｂと、チャネル領域２ｃ
と、ゲートオフセット領域２ｄ，２ｅとを形成するもの
である。

【００７３】次に、実施例４の薄膜トランジスタの製造
方法について図１３（ａ）〜（ｃ）及び図１４（ｄ）
（ｅ）を使って説明する。図１３（ａ）〜（ｃ）及び図
１４（ｄ）（ｅ）は、実施例４の薄膜トランジスタの製
造方法プロセス断面説明図である。まず、絶縁性基板１
上にＬＰＣＶＤ法により多結晶シリコン（poly-Si ）を
約１００ｎｍ程度の厚さで堆積し、再結晶化アニールを
行った後、フォトリソグラフィー及びエッチングにより
島状にパターニングして半導体活性層２を形成し、その
上に、第１のゲート絶縁層３ａとしてのＳｉＯ₂ を約５
０ｎｍ程度の厚さで堆積する（図１３（ａ）参照）。

【００７４】次に、第１のゲート絶縁層３ａ上に、不純
物導入阻止層４″としてのシリコン窒化膜（ＳｉＮx ）
を約１μｍ程度の膜厚で着膜する。そして、ソース領域
２ａ及びドレイン領域２ｂに隣接したゲートオフセット
領域の真上の位置に、フォトリソグラフィー及びエッチ
ングにより不純物導入阻止層４ａ″及び４ｂ″を島状に
形成する（図１３（ｂ）参照）。

【００７５】この時、不純物導入阻止層４ａ″及び４
ｂ″のチャネル方向の長さは、次に積層する第２のゲー
ト絶縁層３ｂ′の膜厚を考慮して所望のゲートオフセッ
ト領域のチャネル方向の長さＬＯ（１〜２μｍ程度）に
等しくなるように形成する。ここで、不純物導入阻止層
４″のパターン形状は、フォトリソグラフィー用のフォ
トマスク上で精度良く正確に作ることができる。

【００７６】更に、不純物導入阻止層４″上に、第２の
ゲート絶縁層３ｂ′としてのＳｉＯ₂ を約５０ｎｍ程度
の厚さで積層する（図１３（ｃ）参照）。

【００７７】次に、ゲート電極５としてのpoly-Si 層を
ＬＰＣＶＤ法により約３００ｎｍ程度の厚さで着膜し、
フォトリソグラフィー及びエッチングにより所望の形状
にパターニングする（図１４（ｄ）参照）。ここにおけ
るエッチングは、ゲート電極５のpoly-Si と第２のゲー
ト絶縁層３ｂ′のＳｉＯ₂ とのエッチングの選択比を大
きくして行うものであるから、レジストが形成されてい
ないpoly-Si 層部分がエッチングされるものである。

【００７８】そして、上方より不純物イオンを注入し
て、半導体活性層２にソース領域２ａ及びドレイン領域
２ｂが形成され、また不純物イオンが注入されたゲート
電極５が形成される。この時、不純物導入阻止層４
ａ″，４ｂ″及びゲート電極５がイオン注入のマスクと
して作用するため、その下の半導体活性層２は不純物イ
オンが注入されず、ゲート電極５の真下に相当する部分
はチャネル領域２ｃとなり、不純物イオンを含まないゲ
ートオフセット領域２ｄ，２ｅがチャネル領域２ｃの両
側、すなわちチャネル領域２ｃとソース領域２ａとの間
及びチャネル領域２ｃとドレイン領域２ｂの間に形成さ
れる（図１４（ｅ）参照）。

【００７９】その後、絶縁層、各電極、配線を形成して
全体を絶縁性の保護層で覆い、ゲートオフセット構造の
薄膜トランジスタが完成される。このようにして実施例
４の薄膜トランジスタが形成される。

【００８０】実施例４の薄膜トランジスタ及びその製造
方法によれば、所望のゲートオフセット領域のチャネル
方向の長さＬＯに近い長さを有する不純物導入阻止層４
ａ″，４ｂ″を第１のゲート絶縁層３ａ上に設け、更に
不純物導入阻止層４ａ″，４ｂ″を覆うように第２のゲ
ート絶縁層３ｂ′を形成し、更に不純物導入阻止層４
ａ″と４ｂ″にまたがるようにゲート電極５を設け、そ
の上から不純物イオンを注入するようにしているので、
チャネル領域２ｃに隣接したゲートオフセット領域２
ｄ，２ｅのチャネル方向の長さＬＯを、アライメント精
度に依存すること無く不純物導入阻止層４ａ″及び４
ｂ″の寸法と第２のゲート絶縁層３ｂ′の膜厚で高精度
に形成することができ、リーク電流の少ないゲートオフ
セット構造のpoly-Si ＴＦＴにおけるゲートオフセット
領域の長さＬＯのばらつきを小さくし、ＴＦＴ特性の均
一性を向上させることができる効果がある。

【００８１】また、実施例４の薄膜トランジスタ及びそ
の製造方法によれば、ＳｉＮx から成る不純物導入阻止
層４″とＳｉＯ₂ から成る第２のゲート絶縁層３ｂ′と
を異なる材料で形成し、ゲート電極５をエッチングする
際に、ゲート電極５のpoly-Si と第２のゲート絶縁層３
ｂ′のＳｉＯ₂ とのエッチングの選択比を大きくするよ
うにしているので、不純物導入阻止層４″及びソース領
域２ａ，ドレイン領域２ｂ上部の第１，２のゲート絶縁
層３ａ，３ｂ′がエッチングされてしまうことがないた
め、ゲートオフセット領域の長さＬＯを正確な長さに保
持でき、更にソース領域２ａ及びドレイン領域２ｂはエ
ッチングダメージを受けることがなく、良好なＴＦＴ特
性を得ることができる効果がある。

【００８２】

【発明の効果】請求項１記載の発明によれば、ゲート電
極の真下のチャネル領域とソース領域との間のゲートオ
フセット領域の長さ及びチャネル領域とドレイン領域と
の間のゲートオフセット領域の長さを規定し、不純物注
入工程でマスクとして作用する絶縁層をゲート絶縁層上
に設けた薄膜トランジスタとしているので、絶縁層及び
その上に形成されたゲート電極の上部から不純物を注入
すれば、ソース領域とチャネル領域との間及びドレイン
領域とチャネル領域との間の不純物が注入されないゲー
トオフセット領域を、マスクアライメント精度に依存す
ることなく絶縁層により規定した寸法で形成することが
でき、薄膜トランジスタの特性に影響を与えるゲートオ
フセット領域の寸法のばらつきを小さくすることによ
り、薄膜トランジスタの特性のばらつきを小さくして均
一性を向上させることができ、更にリーク電流を小さく
して薄膜トランジスタの特性を向上させることができる
効果がある。

【００８３】請求項２記載の発明によれば、ゲート絶縁
層上に絶縁層を着膜し、ソース領域及びドレイン領域と
チャネル領域の上部の絶縁層を除去してチャネル領域と
ソース領域の間のゲートオフセット領域の上部及びチャ
ネル領域とドレイン領域の間のゲートオフセット領域上
部の絶縁層を残す形状に絶縁層を形成し、絶縁層にまた
がるようにゲート電極を形成した後、絶縁層とゲート電
極をマスクとして上方から不純物の注入を行い、ソース
領域とドレイン領域を形成する薄膜トランジスタの製造
方法としているので、ゲートオフセット領域を、マスク
アライメント精度に依存することなく絶縁層により規定
した寸法で形成することができ、薄膜トランジスタの特
性に大きな影響を与えるゲートオフセット領域の寸法の
ばらつきを小さくすることにより、薄膜トランジスタの
特性のばらつきを小さくして均一性を向上させることが
でき、更にリーク電流を小さくして薄膜トランジスタの
特性を向上させることができる効果がある。

【００８４】請求項３，４記載の発明によれば、半導体
活性層とゲート絶縁層とを真空状態で連続して着膜し、
島状に形成された半導体活性層の周辺部分における短絡
を防止するための短絡防止用の絶縁層をチャネル領域を
規定する絶縁層と同時に形成する請求項１記載の薄膜ト
ランジスタ及び薄膜トランジスタの製造方法としている
ので、ゲートオフセット領域の長さを高精度に形成で
き、薄膜トランジスタの特性を向上させることができ、
更に半導体活性層とゲート絶縁層とを真空を保持したま
ま連続して着膜できるので、両層間のトラップ準位の密
度を大幅に低減でき、薄膜トランジスタの特性を向上さ
せることができ、また短絡防止用の絶縁層とチャネル領
域を規定する絶縁層とが同時に形成するようにしている
ので、製造工程を簡易にできる効果がある。

【００８５】請求項５〜７記載の発明によれば、ゲート
絶縁層を多層構造とした請求項１記載の薄膜トランジス
タで、ゲート絶縁層を規定する絶縁層と最下層のゲート
絶縁層とを同じ材料とした請求項５記載の薄膜トランジ
スタ及びその薄膜トランジスタの製造方法としているの
で、ゲート電極層をエッチングする際にゲート電極層の
材料とゲート絶縁層を規定する絶縁層との選択比を大き
くすれば、該絶縁層と最下層のゲート絶縁層はエッチン
グされてしまうことがないため、ソース領域及びドレイ
ン領域がエッチングダメージを受けることがなく、また
ゲートオフセット領域の長さを高精度に形成できる効果
がある。

【００８６】請求項８〜１０記載の発明によれば、ゲー
トオフセット領域を規定する絶縁層とゲート電極層との
間に半導体活性層を覆うように別の絶縁層を設けた請求
項１記載の薄膜トランジスタで、この別の絶縁層とゲー
トオフセット領域を規定する絶縁層とを異なる材料とし
た請求項８記載の薄膜トランジスタ及びその薄膜トラン
ジスタの製造方法としているので、ゲート電極層をエッ
チングする際にゲート電極層の材料と別の絶縁層との選
択比を大きくすれば、ゲートオフセット領域を規定する
絶縁層とゲート絶縁層はエッチングされてしまうことが
ないため、ソース領域及びドレイン領域がエッチングダ
メージを受けることがなく、またゲートオフセット領域
の長さを高精度に形成できる効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る薄膜トランジスタの
チャネル長方向の断面説明図である。

【図２】 （ａ）（ｂ）は本実施例の薄膜トランジスタ
の製造プロセス断面説明図である。

【図３】 （ｃ）（ｄ）は本実施例の薄膜トランジスタ
の製造プロセス断面説明図である。

【図４】 本発明の別の実施例に係る薄膜トランジスタ
の平面説明図である。

【図５】 図４のＡ−Ａ′部分の断面説明図である。

【図６】 図４のＢ−Ｂ′部分の断面説明図である。

【図７】 （ａ）（ｂ）は別の実施例の薄膜トランジス
タの製造方法プロセス断面説明図である。

【図８】 （ｃ）（ｄ）は別の実施例の薄膜トランジス
タの製造方法プロセス断面説明図である。

【図９】 実施例３の薄膜トランジスタの断面説明図で
ある。

【図１０】 （ａ）〜（ｃ）は実施例３の薄膜トランジ
スタの製造プロセス断面説明図である。

【図１１】 （ｄ）（ｅ）は実施例３の薄膜トランジス
タの製造プロセス断面説明図である。

【図１２】 実施例４の薄膜トランジスタの断面説明図
である。

【図１３】 （ａ）〜（ｃ）は実施例４の薄膜トランジ
スタの製造プロセス断面説明図である。

【図１４】 （ｄ）（ｅ）は実施例４の薄膜トランジス
タの製造プロセス断面説明図である。

【図１５】 薄膜トランジスタの基本構造を示す断面説
明図である。

【図１６】 ＬＤＤ構造の薄膜トランジスタの断面説明
図である。

【図１７】 従来のゲートオフセット構造の薄膜トラン
ジスタの断面説明図である。

【図１８】 （ａ）〜（ｃ）は従来のゲートオフセット
構造の薄膜トランジスタの第１の製造方法によるプロセ
ス断面説明図である。

【図１９】 （ｄ）（ｅ）は従来のゲートオフセット構
造の薄膜トランジスタの第１の製造方法によるプロセス
断面説明図である。

【図２０】 （ａ）〜（ｃ）は従来のゲートオフセット
構造の薄膜トランジスタの第２の製造方法によるプロセ
ス断面説明図である。

【図２１】 （ｄ）（ｅ）は従来のゲートオフセット構
造の薄膜トランジスタの第２の製造方法によるプロセス
断面説明図である。

【符号の説明】

１…基板、 ２…半導体活性層、 ２ａ…ソース領域、
２ｂ…ドレイン領域、 ２ｃ…チャネル領域、 ２
ｄ，２ｅ…ゲートオフセット領域、 ３…ゲート絶縁
層、 ４，４″…不純物導入阻止層、 ４′…短絡防止
用絶縁層、 ５…ゲート電極、 ６…絶縁層、 ７ａ…
ソース電極、 ７ｂ…ドレイン電極

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基板上に島状に形成された半導体活性層
   としての多結晶シリコン層と、前記多結晶シリコン層を
   被覆するゲート絶縁層と、前記多結晶シリコン層の両端
   に形成されるソース領域及びドレイン領域と、前記ソー
   ス領域と前記ドレイン領域との間に位置して前記ゲート
   絶縁層上に形成されるゲート電極層とを有する薄膜トラ
   ンジスタにおいて、前記半導体活性層で前記ゲート電極
   に覆われる部分のチャネル領域と前記ソース領域との間
   の不純物が注入されないゲートオフセット領域の長さを
   規定する絶縁層と、前記チャネル領域と前記ドレイン領
   域との間の不純物が注入されないゲートオフセット領域
   の長さを規定する絶縁層とを、前記ゲート絶縁層上に設
   けたことを特徴とする薄膜トランジスタ。
2. 【請求項２】 基板上に半導体活性層を島状に形成する
   工程と、前記半導体活性層を被覆するゲート絶縁層を形
   成する工程と、前記ゲート絶縁層上に絶縁層を積層する
   工程と、前記半導体活性層でソース領域、ドレイン領
   域、チャネル領域となる部分の上部の前記絶縁層を除去
   して前記チャネル領域と前記ソース領域との間のゲート
   オフセット領域の上部及び前記チャネル領域と前記ドレ
   イン領域との間のゲートオフセット領域の上部に前記絶
   縁層を残す工程と、前記チャネル領域上部の位置に前記
   ゲートオフセット領域上部の前記絶縁層に一部が重なる
   ようにゲート電極を形成する工程と、前記絶縁層と前記
   ゲート電極の上から不純物を注入して前記ソース領域と
   前記ドレイン領域を形成する工程とを有することを特徴
   とする薄膜トランジスタの製造方法。
3. 【請求項３】 前記ゲート絶縁層が前記半導体活性層上
   に前記半導体活性層と同一形状で形成され、前記ゲート
   絶縁層の端部を覆うように前記半導体活性層周辺に短絡
   防止用の絶縁層を設けたことを特徴とする請求項１記載
   の薄膜トランジスタ。
4. 【請求項４】 基板上に半導体活性層とゲート絶縁層と
   を真空状態で連続して着膜する工程と、前記半導体活性
   層と前記ゲート絶縁層とを島状に形成する工程と、前記
   ゲート絶縁層上に絶縁層を積層する工程と、前記半導体
   活性層でソース領域、ドレイン領域、チャネル領域とな
   る部分の上部の前記絶縁層を除去して前記チャネル領域
   と前記ソース領域との間のゲートオフセット領域の上部
   及び前記チャネル領域と前記ドレイン領域との間のゲー
   トオフセット領域の上部及び前記島状に形成されたゲー
   ト絶縁層の端部を覆うように前記半導体活性層の周辺に
   前記絶縁層を残す工程と、前記チャネル領域上部の位置
   に前記ゲートオフセット領域上部の前記絶縁層に一部が
   重なるようにゲート電極を形成する工程と、前記絶縁層
   と前記ゲート電極の上から不純物を注入して前記ソース
   領域と前記ドレイン領域を形成する工程とを有すること
   を特徴とする薄膜トランジスタの製造方法。
5. 【請求項５】 前記多結晶シリコンを被覆するゲート絶
   縁層が多層構造を有することを特徴とする請求項１記載
   の薄膜トランジスタ。
6. 【請求項６】 前記ゲートオフセット領域を規定する絶
   縁層と前記多層構造のゲート絶縁層の内で最下層のゲー
   ト絶縁層とが同じ材料で形成されていることを特徴とす
   る請求項５記載の薄膜トランジスタ。
7. 【請求項７】 前記半導体活性層を被覆するゲート絶縁
   層を形成する工程が材料の異なる複数のゲート絶縁層を
   多層に形成する工程であり、前記ゲート絶縁層上に積層
   される絶縁層の材料を前記多層構造のゲート絶縁層の内
   で最下層のゲート絶縁層の材料と同じにすることを特徴
   とする請求項２記載の薄膜トランジスタの製造方法。
8. 【請求項８】 前記ゲートオフセット領域を規定する絶
   縁層と前記ゲート電極層との間に前記半導体活性層を覆
   うように別の絶縁層を設けたことを特徴とする請求項１
   記載の薄膜トランジスタ。
9. 【請求項９】 前記別の絶縁層と前記ゲートオフセット
   領域を規定する絶縁層とが異なる材料で形成されている
   ことを特徴とする請求項８記載の薄膜トランジスタ。
10. 【請求項１０】 前記ゲートオフセット領域の上部に前
    記絶縁層を残す工程と前記ゲート電極を形成する工程と
    の間に、前記半導体活性層を覆うように前記絶縁層とは
    異なる材料の別の絶縁層を積層する工程を設けたことを
    特徴とする請求項２記載の薄膜トランジスタの製造方
    法。