JPH09186337A - 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 - Google Patents
薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置Info
- Publication number
- JPH09186337A JPH09186337A JP8000397A JP39796A JPH09186337A JP H09186337 A JPH09186337 A JP H09186337A JP 8000397 A JP8000397 A JP 8000397A JP 39796 A JP39796 A JP 39796A JP H09186337 A JPH09186337 A JP H09186337A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- thin film
- film transistor
- manufacturing
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ドープされないアモルファスシリコンの成膜
時において、リン等の不純物によるコンタミネーション
を防ぐとともに、低稼働率、コスト高のプラズマＣＶＤ
装置の負荷を軽減して処理能力を向上させ、製造コスト
を低減する。 【解決手段】 ガラス基板１上に、ゲート電極２をパタ
ーン形成し、ゲート電極２上にゲート絶縁膜３、ドープ
されないアモルファスシリコン４を化学気相成長法によ
り連続形成する。次に、イオン注入装置中でイオン注入
法により、ドープされないアモルファスシリコン４の表
面近傍に、ｎ型アモルファスシリコン５を基板全面に形
成する。このとき、ドープされないアモルファスシリコ
ン４の下部がイオン注入の影響を受けないようにするた
めに、加速電圧を１０keＶに設定する。ｎ型アモルファ
スシリコン５の不純物濃度は、表面から深さ方向に５０
nm以上離れた領域で１×１０18（atoms ／cm3 ）以下と
する。
時において、リン等の不純物によるコンタミネーション
を防ぐとともに、低稼働率、コスト高のプラズマＣＶＤ
装置の負荷を軽減して処理能力を向上させ、製造コスト
を低減する。 【解決手段】 ガラス基板１上に、ゲート電極２をパタ
ーン形成し、ゲート電極２上にゲート絶縁膜３、ドープ
されないアモルファスシリコン４を化学気相成長法によ
り連続形成する。次に、イオン注入装置中でイオン注入
法により、ドープされないアモルファスシリコン４の表
面近傍に、ｎ型アモルファスシリコン５を基板全面に形
成する。このとき、ドープされないアモルファスシリコ
ン４の下部がイオン注入の影響を受けないようにするた
めに、加速電圧を１０keＶに設定する。ｎ型アモルファ
スシリコン５の不純物濃度は、表面から深さ方向に５０
nm以上離れた領域で１×１０18（atoms ／cm3 ）以下と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法並びに該製造方法を用いて形成された薄膜ト
ランジスタを備えた電気光学表示装置に関するものであ
る。
の製造方法並びに該製造方法を用いて形成された薄膜ト
ランジスタを備えた電気光学表示装置に関するものであ
る。
【０００２】
【従来の技術】薄膜トランジスタ（Thin Film Transi
stor：以下、ＴＦＴと称す）、特に逆スタガー型のアモ
ルファスシリコンＴＦＴは、表示装置のスイッチング素
子として使用されるのに適している。その中で、チャネ
ルエッチ型ＴＦＴの従来の製造方法を以下に説明する。
まず、ゲート電極上にゲート絶縁膜、不純物がドープさ
れていないアモルファスシリコンおよびｎ型アモルファ
スシリコンの層を化学気相成長法により連続的に形成す
る。次に、ｎ型アモルファスシリコンの層をパターニン
グし、ソース接点およびドレイン接点形成前の前処理を
施した後にクロムあるいはアルミ合金を堆積してソース
接点およびドレイン接点を形成する。そしてクロムある
いはアルミ合金のメタルをパターニングしてソース電
極、ドレイン電極を形成する。その後、ソース電極およ
びドレイン電極をマスクにしてｎ型アモルファスシリコ
ンの層のみ選択的にエッチングしてパターニングするこ
とにより、チャネルエッチ型のＴＦＴを製造する。最後
に、パッシベーション膜をパターン形成する。
stor：以下、ＴＦＴと称す）、特に逆スタガー型のアモ
ルファスシリコンＴＦＴは、表示装置のスイッチング素
子として使用されるのに適している。その中で、チャネ
ルエッチ型ＴＦＴの従来の製造方法を以下に説明する。
まず、ゲート電極上にゲート絶縁膜、不純物がドープさ
れていないアモルファスシリコンおよびｎ型アモルファ
スシリコンの層を化学気相成長法により連続的に形成す
る。次に、ｎ型アモルファスシリコンの層をパターニン
グし、ソース接点およびドレイン接点形成前の前処理を
施した後にクロムあるいはアルミ合金を堆積してソース
接点およびドレイン接点を形成する。そしてクロムある
いはアルミ合金のメタルをパターニングしてソース電
極、ドレイン電極を形成する。その後、ソース電極およ
びドレイン電極をマスクにしてｎ型アモルファスシリコ
ンの層のみ選択的にエッチングしてパターニングするこ
とにより、チャネルエッチ型のＴＦＴを製造する。最後
に、パッシベーション膜をパターン形成する。
【０００３】以上のような従来の製造方法では、プラズ
マＣＶＤ装置によりｎ型アモルファスシリコンを形成す
るが、その他の方法としては例えば特開平２−１６８６
３０号公報では、真性半導体層の上に更に窒化シリコン
膜を堆積させた後、イオン注入法により真性半導体層の
表面近傍にｎ型アモルファスシリコンを形成する方法が
提案されている。この窒化シリコン膜は、真性半導体層
の下部がイオン注入の影響を受けないようにするために
形成されるものである。また、図３は、特開平６−２３
２１６２号公報に示された薄膜トランジスタの製造方法
を説明するための薄膜トランジスタの断面模式図であ
る。図において、１はガラス基板、２はゲート電極、３
はゲート絶縁膜、４４は半導体層、５５は高濃度ドープ
層、６はソース電極、７はドレイン電極、９はチタニウ
ム膜よりなる拡散バリア層、１０は窒化シリコン膜より
なる上部保護膜をそれぞれ示す。本例では、半導体層４
４の上に更に上部保護膜である窒化シリコン膜１０を堆
積させた後に、この窒化シリコン膜１０をパターニング
し、これをマスクとして窒化シリコン膜１０が残ってい
ない領域にのみイオン注入法により半導体層４４の表面
近傍に高濃度ドープ層５５を形成する方法が提案されて
いる。
マＣＶＤ装置によりｎ型アモルファスシリコンを形成す
るが、その他の方法としては例えば特開平２−１６８６
３０号公報では、真性半導体層の上に更に窒化シリコン
膜を堆積させた後、イオン注入法により真性半導体層の
表面近傍にｎ型アモルファスシリコンを形成する方法が
提案されている。この窒化シリコン膜は、真性半導体層
の下部がイオン注入の影響を受けないようにするために
形成されるものである。また、図３は、特開平６−２３
２１６２号公報に示された薄膜トランジスタの製造方法
を説明するための薄膜トランジスタの断面模式図であ
る。図において、１はガラス基板、２はゲート電極、３
はゲート絶縁膜、４４は半導体層、５５は高濃度ドープ
層、６はソース電極、７はドレイン電極、９はチタニウ
ム膜よりなる拡散バリア層、１０は窒化シリコン膜より
なる上部保護膜をそれぞれ示す。本例では、半導体層４
４の上に更に上部保護膜である窒化シリコン膜１０を堆
積させた後に、この窒化シリコン膜１０をパターニング
し、これをマスクとして窒化シリコン膜１０が残ってい
ない領域にのみイオン注入法により半導体層４４の表面
近傍に高濃度ドープ層５５を形成する方法が提案されて
いる。
【０００４】
【発明が解決しようとする課題】従来のチャネルエッチ
型のＴＦＴは以上のようにゲート絶縁膜、不純物がドー
プされないアモルファスシリコンおよびｎ型アモルファ
スシリコンの層が化学気相成長法により連続成膜されて
いたので、真性半導体層であるドープされないアモルフ
ァスシリコン４の成膜時において、不純物であるリン
（Ｐ）によるコンタミネーションを避けるために、ｎ型
アモルファスシリコン成膜用として別の成膜室を備えた
プラズマＣＶＤ装置が必要であった。また、成膜種の切
り換え時に、成膜室間の搬送、プロセス変更に伴うガス
排気および圧力調整等が必要となり、その結果総合プロ
セス時間が長くなり、処理能力が低下するという問題が
あった。また、特開平２−１６８６３０号公報では、イ
オン注入によりｎ型アモルファスシリコンを形成する方
法が提案されているが、真性半導体層の上に更に窒化シ
リコン膜を堆積する必要があるため、プラズマＣＶＤ装
置の負荷は大きくなる。さらに、特開平６−２３２１６
２号公報で提案された方法では、窒化シリコン膜１０を
パターニングするためのマスクが１枚余分に必要とな
り、工程が煩雑化し、製造コストが高くなるという問題
があった。
型のＴＦＴは以上のようにゲート絶縁膜、不純物がドー
プされないアモルファスシリコンおよびｎ型アモルファ
スシリコンの層が化学気相成長法により連続成膜されて
いたので、真性半導体層であるドープされないアモルフ
ァスシリコン４の成膜時において、不純物であるリン
（Ｐ）によるコンタミネーションを避けるために、ｎ型
アモルファスシリコン成膜用として別の成膜室を備えた
プラズマＣＶＤ装置が必要であった。また、成膜種の切
り換え時に、成膜室間の搬送、プロセス変更に伴うガス
排気および圧力調整等が必要となり、その結果総合プロ
セス時間が長くなり、処理能力が低下するという問題が
あった。また、特開平２−１６８６３０号公報では、イ
オン注入によりｎ型アモルファスシリコンを形成する方
法が提案されているが、真性半導体層の上に更に窒化シ
リコン膜を堆積する必要があるため、プラズマＣＶＤ装
置の負荷は大きくなる。さらに、特開平６−２３２１６
２号公報で提案された方法では、窒化シリコン膜１０を
パターニングするためのマスクが１枚余分に必要とな
り、工程が煩雑化し、製造コストが高くなるという問題
があった。
【０００５】この発明は以上のような問題点を解決する
ためになされたもので、真性半導体層であるドープされ
ないアモルファスシリコンの成膜時において、リン等の
不純物によるコンタミネーションを防ぐとともに、低稼
働率、コスト高のプラズマＣＶＤ装置の負荷を軽減して
処理能力を向上させ、製造コストを低減することを目的
とする。
ためになされたもので、真性半導体層であるドープされ
ないアモルファスシリコンの成膜時において、リン等の
不純物によるコンタミネーションを防ぐとともに、低稼
働率、コスト高のプラズマＣＶＤ装置の負荷を軽減して
処理能力を向上させ、製造コストを低減することを目的
とする。
【０００６】
【課題を解決するための手段】この発明に係わる薄膜ト
ランジスタの製造方法は、絶縁性基板上に形成されたゲ
ート電極上に、ゲート絶縁膜およびチャネルを構成する
真性半導体層を形成する工程と、真性半導体層の表面近
傍にイオン注入法により、ソースおよびドレイン接点領
域を形成する不純物がドープされた半導体層を形成する
工程と、真性半導体層および不純物がドープされた半導
体層とともに半導体素子を形成するソース電極およびド
レイン電極を半導体層上に形成する工程を含んで製造す
るようにしたものである。また、真性半導体層および半
導体層は、アモルファスシリコン層を含む半導体材料に
より形成されるものである。また、真性半導体層および
半導体層は、ポリシリコン層を含む半導体材料により形
成されるものである。
ランジスタの製造方法は、絶縁性基板上に形成されたゲ
ート電極上に、ゲート絶縁膜およびチャネルを構成する
真性半導体層を形成する工程と、真性半導体層の表面近
傍にイオン注入法により、ソースおよびドレイン接点領
域を形成する不純物がドープされた半導体層を形成する
工程と、真性半導体層および不純物がドープされた半導
体層とともに半導体素子を形成するソース電極およびド
レイン電極を半導体層上に形成する工程を含んで製造す
るようにしたものである。また、真性半導体層および半
導体層は、アモルファスシリコン層を含む半導体材料に
より形成されるものである。また、真性半導体層および
半導体層は、ポリシリコン層を含む半導体材料により形
成されるものである。
【０００７】また、イオン注入法により注入される不純
物はリンを含むものである。また、イオン注入時の加速
電圧は１０keＶ以下とする。さらに、イオン注入法によ
り形成される半導体層の不純物濃度は、表面から深さ方
向に５０nm以上離れた領域で１×１０18（atoms ／c
m3 ）以下とする。
物はリンを含むものである。また、イオン注入時の加速
電圧は１０keＶ以下とする。さらに、イオン注入法によ
り形成される半導体層の不純物濃度は、表面から深さ方
向に５０nm以上離れた領域で１×１０18（atoms ／c
m3 ）以下とする。
【０００８】また、この発明に係わる電気光学表示装置
は、上記のいずれかに記載の薄膜トランジスタの製造方
法を用いて形成された薄膜トランジスタを含むスイッチ
ング素子およびこのスイッチング素子を経てそれぞれ制
御される表示素子を有するＴＦＴアレイ基板と、スイッ
チング素子の駆動回路を備えたものである。さらに、Ｔ
ＦＴアレイ基板と、透明電極およびカラーフィルタ等を
有する対向電極基板との間に液晶が配置されているもの
である。
は、上記のいずれかに記載の薄膜トランジスタの製造方
法を用いて形成された薄膜トランジスタを含むスイッチ
ング素子およびこのスイッチング素子を経てそれぞれ制
御される表示素子を有するＴＦＴアレイ基板と、スイッ
チング素子の駆動回路を備えたものである。さらに、Ｔ
ＦＴアレイ基板と、透明電極およびカラーフィルタ等を
有する対向電極基板との間に液晶が配置されているもの
である。
【０００９】
実施の形態１．以下、この発明の実施の形態について説
明する。図１は、本実施の形態による液晶表示装置等に
用いるＴＦＴの断面図、図２は本実施の形態によるＴＦ
Ｔの製造過程を示す図であり、図２−ａはイオン注入に
よりリンをドーピングした後のＴＦＴの断面図、図２−
ｂはｎ型アモルファスシリコン層をパターニングした後
のＴＦＴの断面図である。図において１はガラス基板、
２はゲート電極、３はゲート絶縁膜、４は真性半導体層
である不純物がドープされないアモルファスシリコン、
５は半導体層であるリンをドープしたｎ型アモルファス
シリコン、６はソース電極、７はドレイン電極、８はパ
ッシベーション膜をそれぞれ示す。
明する。図１は、本実施の形態による液晶表示装置等に
用いるＴＦＴの断面図、図２は本実施の形態によるＴＦ
Ｔの製造過程を示す図であり、図２−ａはイオン注入に
よりリンをドーピングした後のＴＦＴの断面図、図２−
ｂはｎ型アモルファスシリコン層をパターニングした後
のＴＦＴの断面図である。図において１はガラス基板、
２はゲート電極、３はゲート絶縁膜、４は真性半導体層
である不純物がドープされないアモルファスシリコン、
５は半導体層であるリンをドープしたｎ型アモルファス
シリコン、６はソース電極、７はドレイン電極、８はパ
ッシベーション膜をそれぞれ示す。
【００１０】本実施の形態によるＴＦＴの製造方法につ
いて説明する。まず、ガラス基板１上に、ゲート電極２
をパターン形成し、ゲート電極２上にゲート絶縁膜３、
ドープされないアモルファスシリコン４を化学気相成長
法により連続形成する。この時ゲート絶縁膜３の膜厚を
３００〜４００nm、ドープされないアモルファスシリコ
ン４の膜厚を１５０〜３００nmになるように成膜する。
また、ゲート絶縁膜３の材質は、窒化シリコン膜でも良
いし酸化シリコン膜あるいは酸化タンタル等の絶縁膜と
窒化シリコン膜の積層であっても良いが、ドープされな
いアモルファスシリコン４に接する界面には窒化シリコ
ン膜を用いる。
いて説明する。まず、ガラス基板１上に、ゲート電極２
をパターン形成し、ゲート電極２上にゲート絶縁膜３、
ドープされないアモルファスシリコン４を化学気相成長
法により連続形成する。この時ゲート絶縁膜３の膜厚を
３００〜４００nm、ドープされないアモルファスシリコ
ン４の膜厚を１５０〜３００nmになるように成膜する。
また、ゲート絶縁膜３の材質は、窒化シリコン膜でも良
いし酸化シリコン膜あるいは酸化タンタル等の絶縁膜と
窒化シリコン膜の積層であっても良いが、ドープされな
いアモルファスシリコン４に接する界面には窒化シリコ
ン膜を用いる。
【００１１】次に、図２−ａに示すように、イオン注入
装置中でイオン注入法により、ドープされないアモルフ
ァスシリコン４の表面近傍に、ｎ型アモルファスシリコ
ン５を基板全面に形成する。このとき、ドープされない
アモルファスシリコン４の下部がイオン注入の影響を受
けないようにするために、加速電圧を１０keＶに設定す
る。ＰＨ3 ガスはＨ2 で２０％濃度に希釈して用い、ド
ープ量３×１０15（ions／cm3 ）の条件で注入した。イ
オン注入法により形成される半導体層すなわちｎ型アモ
ルファスシリコン５の不純物濃度は、表面から深さ方向
に５０nm以上離れた領域で１×１０18（atoms ／cm3 ）
以下となるように制御した。その後、アモルファスシリ
コンの層４、５をパターニングし、ソース接点およびド
レイン接点形成前の前処理を施した後にクロムあるいは
アルミ合金を堆積して、ソース接点およびドレイン接点
を形成する。次に、クロムあるいはアルミ合金のメタル
をパターニングしてソース電極６、ドレイン電極７を形
成する。その後、ソース電極６およびドレイン電極７を
マスクにしてｎ型アモルファスシリコン５の層のみ選択
的にエッチングしてパターニングすることにより（図２
−ｂ）、チャネルエッチ型のＴＦＴを製造する。最後
に、パッシベーション膜８をパターン形成する。なお、
本実施の形態では真性半導体層および半導体層としてア
モルファスシリコン層を用いたが、ポリシリコン層を用
いた場合においても同様の効果が得られる。
装置中でイオン注入法により、ドープされないアモルフ
ァスシリコン４の表面近傍に、ｎ型アモルファスシリコ
ン５を基板全面に形成する。このとき、ドープされない
アモルファスシリコン４の下部がイオン注入の影響を受
けないようにするために、加速電圧を１０keＶに設定す
る。ＰＨ3 ガスはＨ2 で２０％濃度に希釈して用い、ド
ープ量３×１０15（ions／cm3 ）の条件で注入した。イ
オン注入法により形成される半導体層すなわちｎ型アモ
ルファスシリコン５の不純物濃度は、表面から深さ方向
に５０nm以上離れた領域で１×１０18（atoms ／cm3 ）
以下となるように制御した。その後、アモルファスシリ
コンの層４、５をパターニングし、ソース接点およびド
レイン接点形成前の前処理を施した後にクロムあるいは
アルミ合金を堆積して、ソース接点およびドレイン接点
を形成する。次に、クロムあるいはアルミ合金のメタル
をパターニングしてソース電極６、ドレイン電極７を形
成する。その後、ソース電極６およびドレイン電極７を
マスクにしてｎ型アモルファスシリコン５の層のみ選択
的にエッチングしてパターニングすることにより（図２
−ｂ）、チャネルエッチ型のＴＦＴを製造する。最後
に、パッシベーション膜８をパターン形成する。なお、
本実施の形態では真性半導体層および半導体層としてア
モルファスシリコン層を用いたが、ポリシリコン層を用
いた場合においても同様の効果が得られる。
【００１２】以上のように、この発明によれば、チャネ
ルエッチ型のＴＦＴの製造において、イオン注入装置に
よりｎ型アモルファスシリコン５を形成するようにした
ので、ドープされないアモルファスシリコン４の成膜時
におけるリン等の不純物によるコンタミネーションを防
ぐことができる。さらに、低稼働率、コスト高のプラズ
マＣＶＤ装置の負荷を軽減し、処理能力を向上させるこ
とにより、パネル当たりのコストを低減することがで
き、ＴＦＴを用いた液晶表示装置等の製造において生産
能力を向上することができる効果がある。
ルエッチ型のＴＦＴの製造において、イオン注入装置に
よりｎ型アモルファスシリコン５を形成するようにした
ので、ドープされないアモルファスシリコン４の成膜時
におけるリン等の不純物によるコンタミネーションを防
ぐことができる。さらに、低稼働率、コスト高のプラズ
マＣＶＤ装置の負荷を軽減し、処理能力を向上させるこ
とにより、パネル当たりのコストを低減することがで
き、ＴＦＴを用いた液晶表示装置等の製造において生産
能力を向上することができる効果がある。
【００１３】また、この発明のＴＦＴの製造方法を用い
て形成されたＴＦＴは、リン等の不純物によるコンタミ
ネーションがなく、イオン注入法による不純物のドープ
量の制御が容易に行われるので、このＴＦＴを含むスイ
ッチング素子およびこのスイッチング素子を経てそれぞ
れ制御される表示素子を有するＴＦＴアレイ基板とＴＦ
Ｔの駆動回路により構成された液晶表示装置等の電気光
学表示装置は、信頼性が高く、高品質なものが得られる
効果がある。
て形成されたＴＦＴは、リン等の不純物によるコンタミ
ネーションがなく、イオン注入法による不純物のドープ
量の制御が容易に行われるので、このＴＦＴを含むスイ
ッチング素子およびこのスイッチング素子を経てそれぞ
れ制御される表示素子を有するＴＦＴアレイ基板とＴＦ
Ｔの駆動回路により構成された液晶表示装置等の電気光
学表示装置は、信頼性が高く、高品質なものが得られる
効果がある。
【図１】 この発明の実施の形態１である薄膜トランジ
スタを示す断面図である。
スタを示す断面図である。
【図２】 この発明の実施の形態１である薄膜トランジ
スタの製造過程を示す断面図である。
スタの製造過程を示す断面図である。
【図３】 従来の薄膜トランジスタの製造方法を説明す
るための断面模式図である。
るための断面模式図である。
１ ガラス基板、２ ゲート電極、３ ゲート絶縁膜、
４ ドープされないアモルファスシリコン、５ ｎ型ア
モルファスシリコン、６ ソース電極、７ ドレイン電
極、８ パッシベーション膜、９ 拡散バリア層、１０
上部保護膜、４４ 半導体層、５５ 高濃度ドープ
層。
４ ドープされないアモルファスシリコン、５ ｎ型ア
モルファスシリコン、６ ソース電極、７ ドレイン電
極、８ パッシベーション膜、９ 拡散バリア層、１０
上部保護膜、４４ 半導体層、５５ 高濃度ドープ
層。
Claims (8)
- 【請求項１】 絶縁性基板上に形成されたゲート電極上
にゲート絶縁膜およびチャネルを構成する真性半導体層
を形成する工程、上記真性半導体層の表面近傍にイオン
注入法により、ソースおよびドレイン接点領域を形成す
る不純物がドープされた半導体層を形成する工程、上記
真性半導体層および不純物がドープされた半導体層とと
もに半導体素子を形成するソース電極およびドレイン電
極を上記半導体層上に形成する工程を含むことを特徴と
する薄膜トランジスタの製造方法。 - 【請求項２】 真性半導体層および半導体層は、アモル
ファスシリコン層を含む半導体材料により形成されるこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。 - 【請求項３】 真性半導体層および半導体層は、ポリシ
リコン層を含む半導体材料により形成されることを特徴
とする請求項１記載の薄膜トランジスタの製造方法。 - 【請求項４】 イオン注入法により注入される不純物は
リンを含むことを特徴とする請求項１〜請求項３のいず
れか一項記載の薄膜トランジスタの製造方法。 - 【請求項５】 イオン注入時の加速電圧は１０keＶ以下
であることを特徴とする請求項１〜請求項４のいずれか
一項に記載の薄膜トランジスタの製造方法。 - 【請求項６】 イオン注入法により形成される半導体層
の不純物濃度が、表面から深さ方向に５０nm以上離れた
領域で１×１０18（atoms ／cm3 ）以下であることを特
徴とする請求項１〜請求項５のいずれか一項記載の薄膜
トランジスタの製造方法。 - 【請求項７】 請求項１〜請求項６のいずれか一項記載
の薄膜トランジスタの製造方法を用いて形成された薄膜
トランジスタを含むスイッチング素子およびこのスイッ
チング素子を経てそれぞれ制御される表示素子を有する
ＴＦＴアレイ基板と、上記スイッチング素子の駆動回路
を備えたことを特徴とする電気光学表示装置。 - 【請求項８】 ＴＦＴアレイ基板と、透明電極およびカ
ラーフィルタ等を有する対向電極基板との間に液晶が配
置されていることを特徴とする請求項７記載の電気光学
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000397A JPH09186337A (ja) | 1996-01-08 | 1996-01-08 | 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000397A JPH09186337A (ja) | 1996-01-08 | 1996-01-08 | 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186337A true JPH09186337A (ja) | 1997-07-15 |
Family
ID=11472682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000397A Pending JPH09186337A (ja) | 1996-01-08 | 1996-01-08 | 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186337A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250958A (ja) * | 1999-12-28 | 2001-09-14 | Nec Corp | アクティブマトリックス基板およびその製造方法 |
| EP1593753A2 (en) * | 2004-05-03 | 2005-11-09 | Applied Materials, Inc. | Method for ion implantation |
| US7642180B2 (en) | 2000-08-11 | 2010-01-05 | Applied Materials, Inc. | Semiconductor on insulator vertical transistor fabrication and doping process |
| CN113658869A (zh) * | 2021-08-16 | 2021-11-16 | 成都京东方光电科技有限公司 | 薄膜晶体管及其制作方法、显示器件 |
-
1996
- 1996-01-08 JP JP8000397A patent/JPH09186337A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250958A (ja) * | 1999-12-28 | 2001-09-14 | Nec Corp | アクティブマトリックス基板およびその製造方法 |
| US7642180B2 (en) | 2000-08-11 | 2010-01-05 | Applied Materials, Inc. | Semiconductor on insulator vertical transistor fabrication and doping process |
| EP1593753A2 (en) * | 2004-05-03 | 2005-11-09 | Applied Materials, Inc. | Method for ion implantation |
| EP1593753A3 (en) * | 2004-05-03 | 2006-01-18 | Applied Materials, Inc. | Method for ion implantation |
| CN113658869A (zh) * | 2021-08-16 | 2021-11-16 | 成都京东方光电科技有限公司 | 薄膜晶体管及其制作方法、显示器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100191091B1 (ko) | 박막 반도체 장치와 그 제조방법 | |
| US5712495A (en) | Semiconductor device including active matrix circuit | |
| JPH05335573A (ja) | 薄膜半導体装置 | |
| US7189603B2 (en) | Thin film transistor substrate and its manufacture | |
| US5807770A (en) | Fabrication method of semiconductor device containing semiconductor active film | |
| JPH0645603A (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JPH0629319A (ja) | 薄膜トランジスタ | |
| JPH09186337A (ja) | 薄膜トランジスタの製造方法並びにこの方法によって形成された電気光学表示装置 | |
| JPH09321305A (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置 | |
| JPH05275701A (ja) | 薄膜トランジスタ | |
| US8759166B2 (en) | Method for manufacturing thin film transistor device | |
| JPH06169086A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP2663500B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3489217B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4387477B2 (ja) | 半導体素子の製造方法 | |
| JP3316201B2 (ja) | 半導体回路 | |
| JPH06275830A (ja) | アキュムレーション型多結晶シリコン薄膜トランジスタ | |
| JPS63284865A (ja) | 薄膜半導体素子 | |
| JP2003197638A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR20020045020A (ko) | 박막트랜지스터 제조방법 | |
| JPH07142739A (ja) | 多結晶シリコン薄膜トランジスターの製造方法 | |
| KR100303710B1 (ko) | 비정질실리콘박막트랜지스터와액정표시소자구조및제조방법 | |
| JP2001274413A (ja) | 薄膜トランジスタの製造方法 | |
| JP3252997B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH05235356A (ja) | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |