JPH05335573A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH05335573A JPH05335573A JP16667392A JP16667392A JPH05335573A JP H05335573 A JPH05335573 A JP H05335573A JP 16667392 A JP16667392 A JP 16667392A JP 16667392 A JP16667392 A JP 16667392A JP H05335573 A JPH05335573 A JP H05335573A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- Y10S438/981—Utilizing varying dielectric thickness
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Abstract
(57)【要約】
【目的】 アクティブマトリクス型の液晶表示装置にお
いて、要求される特性が相違する２種類の薄膜トランジ
スタの活性層を共に直接堆積したポリシリコン薄膜で形
成する。 【構成】 例えば、周辺回路部のＮＭＯＳ薄膜トランジ
スタ４では、直接堆積したポリシリコン薄膜１２を活性
層としているので、アモルファスシリコン薄膜を結晶化
して得られる不均一な膜質のポリシリコン薄膜を活性層
とする薄膜トランジスタと比較して、オン電流が高く、
スイッチング速度のアップを図ることができる。一方、
マトリクス回路部のＮＭＯＳ薄膜トランジスタ３では、
直接堆積したポリシリコン薄膜１１を活性層としている
が、全体としてのゲート絶縁膜の膜厚が第１の層間絶縁
膜１９の膜厚の分だけ厚くなっているので、周辺回路部
のＮＭＯＳ薄膜トランジスタ４に比べて消費電力を小さ
くすることができる。
いて、要求される特性が相違する２種類の薄膜トランジ
スタの活性層を共に直接堆積したポリシリコン薄膜で形
成する。 【構成】 例えば、周辺回路部のＮＭＯＳ薄膜トランジ
スタ４では、直接堆積したポリシリコン薄膜１２を活性
層としているので、アモルファスシリコン薄膜を結晶化
して得られる不均一な膜質のポリシリコン薄膜を活性層
とする薄膜トランジスタと比較して、オン電流が高く、
スイッチング速度のアップを図ることができる。一方、
マトリクス回路部のＮＭＯＳ薄膜トランジスタ３では、
直接堆積したポリシリコン薄膜１１を活性層としている
が、全体としてのゲート絶縁膜の膜厚が第１の層間絶縁
膜１９の膜厚の分だけ厚くなっているので、周辺回路部
のＮＭＯＳ薄膜トランジスタ４に比べて消費電力を小さ
くすることができる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜半導体装置に関
し、特に、要求される特性が相違する２種類の薄膜トラ
ンジスタを備えた薄膜半導体装置に関する。
し、特に、要求される特性が相違する２種類の薄膜トラ
ンジスタを備えた薄膜半導体装置に関する。
【０００２】
【従来の技術】例えばアクティブマトリクス型の液晶表
示装置には、マトリクス回路部とこのマトリクス回路部
を駆動する周辺回路部とを薄膜トランジスタで形成して
なる薄膜半導体装置（アクティブマトリクスパネル）を
備えたものがある。このような薄膜半導体装置では、マ
トリクス回路部用薄膜トランジスタと周辺回路部用薄膜
トランジスタとで要求される特性に違いがある関係か
ら、マトリクス回路部を消費電力の小さいアモルファス
シリコン薄膜を活性層とする薄膜トランジスタで形成
し、周辺回路部を移動度の高いポリシリコン薄膜を活性
層とする薄膜トランジスタで形成している。この場合、
要求される特性が相違する２種類の薄膜トランジスタを
１枚の絶縁基板上の異なる平面領域に形成することがあ
る。このような場合、絶縁基板上にアモルファスシリコ
ン薄膜を形成し、このアモルファスシリコン薄膜のうち
周辺回路部形成領域に対応する部分にレーザビームを照
射することにより、周辺回路部形成領域に対応する部分
のアモルファスシリコン薄膜のみを結晶化してポリシリ
コン薄膜としている。
示装置には、マトリクス回路部とこのマトリクス回路部
を駆動する周辺回路部とを薄膜トランジスタで形成して
なる薄膜半導体装置（アクティブマトリクスパネル）を
備えたものがある。このような薄膜半導体装置では、マ
トリクス回路部用薄膜トランジスタと周辺回路部用薄膜
トランジスタとで要求される特性に違いがある関係か
ら、マトリクス回路部を消費電力の小さいアモルファス
シリコン薄膜を活性層とする薄膜トランジスタで形成
し、周辺回路部を移動度の高いポリシリコン薄膜を活性
層とする薄膜トランジスタで形成している。この場合、
要求される特性が相違する２種類の薄膜トランジスタを
１枚の絶縁基板上の異なる平面領域に形成することがあ
る。このような場合、絶縁基板上にアモルファスシリコ
ン薄膜を形成し、このアモルファスシリコン薄膜のうち
周辺回路部形成領域に対応する部分にレーザビームを照
射することにより、周辺回路部形成領域に対応する部分
のアモルファスシリコン薄膜のみを結晶化してポリシリ
コン薄膜としている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜半導体装置では、レーザビームのビーム
径が小さい関係から、レーザビームをスキャンしながら
照射しているので、二重照射部や非照射部が生じやす
く、このため均一な膜質のポリシリコン薄膜を得ること
ができず、ひいてはポリシリコンを直接堆積して得られ
るポリシリコン薄膜と比較して、オン電流が低下し、ス
イッチング速度のアップを図ることができないという問
題があった。この発明の目的は、要求される特性が相違
する２種類の薄膜トランジスタの活性層を共に直接堆積
したポリシリコン薄膜で形成することのできる薄膜半導
体装置を提供することにある。
このような薄膜半導体装置では、レーザビームのビーム
径が小さい関係から、レーザビームをスキャンしながら
照射しているので、二重照射部や非照射部が生じやす
く、このため均一な膜質のポリシリコン薄膜を得ること
ができず、ひいてはポリシリコンを直接堆積して得られ
るポリシリコン薄膜と比較して、オン電流が低下し、ス
イッチング速度のアップを図ることができないという問
題があった。この発明の目的は、要求される特性が相違
する２種類の薄膜トランジスタの活性層を共に直接堆積
したポリシリコン薄膜で形成することのできる薄膜半導
体装置を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、絶縁基板上
の異なる平面領域に、要求される特性が相違する一の薄
膜トランジスタと他の薄膜トランジスタとが形成された
薄膜半導体装置において、前記一の薄膜トランジスタの
活性層と前記他の薄膜トランジスタの活性層が共にポリ
シリコン薄膜からなり、かつ前記一の薄膜トランジスタ
のゲート絶縁膜の膜厚と前記他の薄膜トランジスタのゲ
ート絶縁膜の膜厚とが異なるようにしたものである。
の異なる平面領域に、要求される特性が相違する一の薄
膜トランジスタと他の薄膜トランジスタとが形成された
薄膜半導体装置において、前記一の薄膜トランジスタの
活性層と前記他の薄膜トランジスタの活性層が共にポリ
シリコン薄膜からなり、かつ前記一の薄膜トランジスタ
のゲート絶縁膜の膜厚と前記他の薄膜トランジスタのゲ
ート絶縁膜の膜厚とが異なるようにしたものである。
【０００５】
【作用】この発明によれば、一の薄膜トランジスタの活
性層と他の薄膜トランジスタの活性層を共にポリシリコ
ン薄膜としても、一の薄膜トランジスタのゲート絶縁膜
の膜厚と他の薄膜トランジスタのゲート絶縁膜の膜厚と
が異なっているので、このゲート絶縁膜の膜厚の相違に
より、絶縁基板上の異なる平面領域に、要求される特性
が相違する一の薄膜トランジスタと他の薄膜トランジス
タとを形成することができる。したがって、要求される
特性が相違する２種類の薄膜トランジスタの活性層を共
に直接堆積したポリシリコン薄膜で形成することができ
る。
性層と他の薄膜トランジスタの活性層を共にポリシリコ
ン薄膜としても、一の薄膜トランジスタのゲート絶縁膜
の膜厚と他の薄膜トランジスタのゲート絶縁膜の膜厚と
が異なっているので、このゲート絶縁膜の膜厚の相違に
より、絶縁基板上の異なる平面領域に、要求される特性
が相違する一の薄膜トランジスタと他の薄膜トランジス
タとを形成することができる。したがって、要求される
特性が相違する２種類の薄膜トランジスタの活性層を共
に直接堆積したポリシリコン薄膜で形成することができ
る。
【０００６】
【実施例】図１はこの発明の一実施例における薄膜半導
体装置の要部を示したものである。この薄膜半導体装置
では、ガラス等の透明基板からなる絶縁基板１の上面の
各所定の個所にＮＭＯＳ薄膜トランジスタからなるマト
リクス回路部用薄膜トランジスタ２およびＣＭＯＳ薄膜
トランジスタからなる周辺回路部用薄膜トランジスタ３
が設けられている。ＣＭＯＳ薄膜トランジスタからなる
周辺回路部用薄膜トランジスタ３はＮＭＯＳ薄膜トラン
ジスタ４とＰＭＯＳ薄膜トランジスタ５とからなってい
る。
体装置の要部を示したものである。この薄膜半導体装置
では、ガラス等の透明基板からなる絶縁基板１の上面の
各所定の個所にＮＭＯＳ薄膜トランジスタからなるマト
リクス回路部用薄膜トランジスタ２およびＣＭＯＳ薄膜
トランジスタからなる周辺回路部用薄膜トランジスタ３
が設けられている。ＣＭＯＳ薄膜トランジスタからなる
周辺回路部用薄膜トランジスタ３はＮＭＯＳ薄膜トラン
ジスタ４とＰＭＯＳ薄膜トランジスタ５とからなってい
る。
【０００７】薄膜トランジスタ２、４、５は、絶縁基板
１の上面の各所定の個所にそれぞれパターン形成された
ポリシリコン薄膜１１、１２、１３を備えている。ポリ
シリコン薄膜１１、１２、１３の中央部はチャネル領域
１１ａ、１２ａ、１３ａとされ、その両側は高濃度不純
物領域からなるソース・ドレイン領域１１ｂ、１２ｂ、
１３ｂとされている。ポリシリコン薄膜１１、１２、１
３および絶縁基板１１の全表面にはゲート絶縁膜１４が
形成されている。周辺回路部側のポリシリコン薄膜１
２、１３のチャネル領域１２ａ、１３ａに対応する部分
のゲート絶縁膜１４の上面にはゲート電極１５、１６が
パターン形成されている。マトリクス回路部側のゲート
絶縁膜１４の上面の所定の個所には中継電極１７および
ＩＴＯからなる画素電極１８がパターン形成されてい
る。ゲート絶縁膜１４、ゲート電極１５、１６、中継電
極１７および画素電極１８の全表面には第１の層間絶縁
膜１９が形成されている。マトリクス回路部側のポリシ
リコン薄膜１１のチャネル領域１１ａに対応する部分の
第１の層間絶縁膜１９の上面にはゲート電極２０がパタ
ーン形成されている。この場合、マトリクス回路部側で
は、第１の層間絶縁膜１９がゲート絶縁膜を兼ねてお
り、したがって全体としてのゲート絶縁膜の膜厚は第１
の層間絶縁膜１９の膜厚の分だけ厚くなっている。第１
の層間絶縁膜１９およびゲート電極２０の全表面には第
２の層間絶縁膜２１が形成されている。ソース・ドレイ
ン領域１１ｂ、１２ｂ、１３ｂおよび中継電極１７に対
応する部分における第２の層間絶縁膜２１、第１の層間
絶縁膜１９およびゲート絶縁膜１４にはコンタクトホー
ル２２〜２５が形成され、これらコンタクトホール２２
〜２５にはソース・ドレイン電極２６〜２８および中継
電極２９がパターン形成されている。この場合、マトリ
クス回路部用薄膜トランジスタ２の一方のソース・ドレ
イン電極２６は中継電極２９、１７を介して画素電極１
８と接続されている。また、ＣＭＯＳ薄膜トランジスタ
からなる周辺回路部用薄膜トランジスタ３におけるＮＭ
ＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５
の各一方のソース・ドレイン電極２７、２８は互いに接
続されている。
１の上面の各所定の個所にそれぞれパターン形成された
ポリシリコン薄膜１１、１２、１３を備えている。ポリ
シリコン薄膜１１、１２、１３の中央部はチャネル領域
１１ａ、１２ａ、１３ａとされ、その両側は高濃度不純
物領域からなるソース・ドレイン領域１１ｂ、１２ｂ、
１３ｂとされている。ポリシリコン薄膜１１、１２、１
３および絶縁基板１１の全表面にはゲート絶縁膜１４が
形成されている。周辺回路部側のポリシリコン薄膜１
２、１３のチャネル領域１２ａ、１３ａに対応する部分
のゲート絶縁膜１４の上面にはゲート電極１５、１６が
パターン形成されている。マトリクス回路部側のゲート
絶縁膜１４の上面の所定の個所には中継電極１７および
ＩＴＯからなる画素電極１８がパターン形成されてい
る。ゲート絶縁膜１４、ゲート電極１５、１６、中継電
極１７および画素電極１８の全表面には第１の層間絶縁
膜１９が形成されている。マトリクス回路部側のポリシ
リコン薄膜１１のチャネル領域１１ａに対応する部分の
第１の層間絶縁膜１９の上面にはゲート電極２０がパタ
ーン形成されている。この場合、マトリクス回路部側で
は、第１の層間絶縁膜１９がゲート絶縁膜を兼ねてお
り、したがって全体としてのゲート絶縁膜の膜厚は第１
の層間絶縁膜１９の膜厚の分だけ厚くなっている。第１
の層間絶縁膜１９およびゲート電極２０の全表面には第
２の層間絶縁膜２１が形成されている。ソース・ドレイ
ン領域１１ｂ、１２ｂ、１３ｂおよび中継電極１７に対
応する部分における第２の層間絶縁膜２１、第１の層間
絶縁膜１９およびゲート絶縁膜１４にはコンタクトホー
ル２２〜２５が形成され、これらコンタクトホール２２
〜２５にはソース・ドレイン電極２６〜２８および中継
電極２９がパターン形成されている。この場合、マトリ
クス回路部用薄膜トランジスタ２の一方のソース・ドレ
イン電極２６は中継電極２９、１７を介して画素電極１
８と接続されている。また、ＣＭＯＳ薄膜トランジスタ
からなる周辺回路部用薄膜トランジスタ３におけるＮＭ
ＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５
の各一方のソース・ドレイン電極２７、２８は互いに接
続されている。
【０００８】次に、この薄膜半導体装置の製造方法につ
いて図２を参照しながら説明する。まず、図２（Ａ）に
示すように、絶縁基板１１の上面全体にポリシリコン薄
膜１１〜１３を形成するためのポリシリコン薄膜３１を
形成する。この場合、０．１〜１Ｔｏｒｒ程度のガス圧
および基板温度３００〜４００℃程度の低温度下でジシ
ランＳｉ2Ｈ6と水素ガスＨ2とを流量比１０％以下とし
た混合ガスを用いたプラズマＣＶＤ法によりポリシリコ
ンを直接堆積する。次に、図示していないが、所定のパ
ターンのフォトレジストをマスクとしてイオン注入装置
によりｎ型不純物を注入し、また別の所定のパターンの
フォトレジストをマスクとしてイオン注入装置によりｐ
型不純物を注入し、これにより図２（Ｂ）に示すよう
に、ポリシリコン薄膜３１の各所定の個所にｎ型不純物
注入領域３２およびｐ型不純物注入領域３３を形成す
る。この後、注入した不純物を活性化する。次に、フォ
トリソグラフィ技術により不要な部分のポリシリコン薄
膜３１をエッチングして除去し、図２（Ｃ）に示すよう
に、絶縁基板１１の上面の各所定の個所にポリシリコン
薄膜１１、１２、１３をそれぞれパターン形成する。こ
の状態では、図２（Ｂ）に示すイオン注入工程において
不純物を注入し活性化しているので、ポリシリコン薄膜
１１、１２、１３の中央部はチャネル領域１１ａ、１２
ａ、１３ａとされ、その両側は高濃度不純物注入領域か
らなるソース・ドレイン領域１１ｂ、１２ｂ、１３ｂと
されている。
いて図２を参照しながら説明する。まず、図２（Ａ）に
示すように、絶縁基板１１の上面全体にポリシリコン薄
膜１１〜１３を形成するためのポリシリコン薄膜３１を
形成する。この場合、０．１〜１Ｔｏｒｒ程度のガス圧
および基板温度３００〜４００℃程度の低温度下でジシ
ランＳｉ2Ｈ6と水素ガスＨ2とを流量比１０％以下とし
た混合ガスを用いたプラズマＣＶＤ法によりポリシリコ
ンを直接堆積する。次に、図示していないが、所定のパ
ターンのフォトレジストをマスクとしてイオン注入装置
によりｎ型不純物を注入し、また別の所定のパターンの
フォトレジストをマスクとしてイオン注入装置によりｐ
型不純物を注入し、これにより図２（Ｂ）に示すよう
に、ポリシリコン薄膜３１の各所定の個所にｎ型不純物
注入領域３２およびｐ型不純物注入領域３３を形成す
る。この後、注入した不純物を活性化する。次に、フォ
トリソグラフィ技術により不要な部分のポリシリコン薄
膜３１をエッチングして除去し、図２（Ｃ）に示すよう
に、絶縁基板１１の上面の各所定の個所にポリシリコン
薄膜１１、１２、１３をそれぞれパターン形成する。こ
の状態では、図２（Ｂ）に示すイオン注入工程において
不純物を注入し活性化しているので、ポリシリコン薄膜
１１、１２、１３の中央部はチャネル領域１１ａ、１２
ａ、１３ａとされ、その両側は高濃度不純物注入領域か
らなるソース・ドレイン領域１１ｂ、１２ｂ、１３ｂと
されている。
【０００９】次に、図２（Ｄ）に示すように、全表面に
スパッタまたはプラズマＣＶＤにより酸化シリコンある
いは窒化シリコンからなるゲート絶縁膜１４を形成す
る。次に、周辺回路部側のポリシリコン薄膜１２、１３
のチャネル領域１２ａ、１３ａに対応する部分のゲート
絶縁膜１４の上面にスパッタリング装置を用いてアルミ
ニウムやクロム等からなるゲート電極１５、１６をパタ
ーン形成し、同時に、マトリクス回路部側のゲート絶縁
膜１４の上面の所定の個所に中継電極１７をパターン形
成する。次に、中継電極１７およびその近傍のゲート絶
縁膜１４の上面の所定の個所にスパッタリング装置を用
いてＩＴＯからなる画素電極１８をパターン形成する。
次に、図２（Ｅ）に示すように、全表面にスパッタまた
はプラズマＣＶＤ法により酸化シリコンあるいは窒化シ
リコンからなる第１の層間絶縁膜１９を形成する。次
に、マトリクス回路部側のポリシリコン薄膜１１のチャ
ネル領域１１ａに対応する部分の第１の層間絶縁膜１９
の上面にスパッタリング装置を用いてアルミニウムやク
ロム等からなるゲート電極２０をパターン形成する。次
に、全表面にスパッタまたはプラズマＣＶＤ法により酸
化シリコンあるいは窒化シリコンからなる第２の層間絶
縁膜２１を形成する。次に、図１に示すように、ソース
・ドレイン領域１１ｂ、１２ｂ、１３ｂおよび中継電極
１７に対応する部分における第２の層間絶縁膜２１、第
１の層間絶縁膜１９およびゲート絶縁膜１４にコンタク
トホール２２〜２５を形成した後、これらコンタクトホ
ール２２〜２５にスパッタリング装置を用いてアルミニ
ウムからなるソース・ドレイン電極２６〜２８および中
継電極２９をパターン形成する。かくして、図１に示す
薄膜半導体装置が製造される。
スパッタまたはプラズマＣＶＤにより酸化シリコンある
いは窒化シリコンからなるゲート絶縁膜１４を形成す
る。次に、周辺回路部側のポリシリコン薄膜１２、１３
のチャネル領域１２ａ、１３ａに対応する部分のゲート
絶縁膜１４の上面にスパッタリング装置を用いてアルミ
ニウムやクロム等からなるゲート電極１５、１６をパタ
ーン形成し、同時に、マトリクス回路部側のゲート絶縁
膜１４の上面の所定の個所に中継電極１７をパターン形
成する。次に、中継電極１７およびその近傍のゲート絶
縁膜１４の上面の所定の個所にスパッタリング装置を用
いてＩＴＯからなる画素電極１８をパターン形成する。
次に、図２（Ｅ）に示すように、全表面にスパッタまた
はプラズマＣＶＤ法により酸化シリコンあるいは窒化シ
リコンからなる第１の層間絶縁膜１９を形成する。次
に、マトリクス回路部側のポリシリコン薄膜１１のチャ
ネル領域１１ａに対応する部分の第１の層間絶縁膜１９
の上面にスパッタリング装置を用いてアルミニウムやク
ロム等からなるゲート電極２０をパターン形成する。次
に、全表面にスパッタまたはプラズマＣＶＤ法により酸
化シリコンあるいは窒化シリコンからなる第２の層間絶
縁膜２１を形成する。次に、図１に示すように、ソース
・ドレイン領域１１ｂ、１２ｂ、１３ｂおよび中継電極
１７に対応する部分における第２の層間絶縁膜２１、第
１の層間絶縁膜１９およびゲート絶縁膜１４にコンタク
トホール２２〜２５を形成した後、これらコンタクトホ
ール２２〜２５にスパッタリング装置を用いてアルミニ
ウムからなるソース・ドレイン電極２６〜２８および中
継電極２９をパターン形成する。かくして、図１に示す
薄膜半導体装置が製造される。
【００１０】このように、この薄膜半導体装置のマトリ
クス回路部側では、第１の層間絶縁膜１９がゲート絶縁
膜を兼ね、全体としてのゲート絶縁膜の膜厚が第１の層
間絶縁膜１９の膜厚の分だけ厚くなっている。このた
め、例えば周辺回路部のＮＭＯＳ薄膜トランジスタ４の
ＶG（ゲート電圧）−ＩD（ドレイン電流）特性が図３に
示すようになるのに対し、マトリクス回路部のＮＭＯＳ
薄膜トランジスタ３のＶG−ＩD特性が図４に示すように
なる。すなわち、周辺回路部のＮＭＯＳ薄膜トランジス
タ４では、ゲート絶縁膜１４が薄く形成されているため
オン電流が高く、スイッチング速度のアップを図ること
ができる。一方、マトリクス回路部のＮＭＯＳ薄膜トラ
ンジスタ３では、直接堆積したポリシリコン薄膜１１を
活性層としているが、全体としてのゲート絶縁膜の膜厚
が第１の層間絶縁膜１９の膜厚の分だけ厚くなっている
ので、オン電流が周辺回路部のＮＭＯＳ薄膜トランジス
タ４に比べて低くなるばかりでなく、オフ電流をある一
定値以下に抑えつけるゲート電圧の範囲が周辺回路部の
ＮＭＯＳ薄膜トランジスタ４に比べてかなり広くなり、
したがって消費電力を小さくすることができる。なお、
本実施例では半導体活性層としてポリシリコン薄膜を直
接堆積しているので、アモルファスシリコン薄膜を結晶
化して得られる不均一な膜質のポリシリコン薄膜を活性
層とする薄膜トランジスタと比較してもより移動度が向
上されている。
クス回路部側では、第１の層間絶縁膜１９がゲート絶縁
膜を兼ね、全体としてのゲート絶縁膜の膜厚が第１の層
間絶縁膜１９の膜厚の分だけ厚くなっている。このた
め、例えば周辺回路部のＮＭＯＳ薄膜トランジスタ４の
ＶG（ゲート電圧）−ＩD（ドレイン電流）特性が図３に
示すようになるのに対し、マトリクス回路部のＮＭＯＳ
薄膜トランジスタ３のＶG−ＩD特性が図４に示すように
なる。すなわち、周辺回路部のＮＭＯＳ薄膜トランジス
タ４では、ゲート絶縁膜１４が薄く形成されているため
オン電流が高く、スイッチング速度のアップを図ること
ができる。一方、マトリクス回路部のＮＭＯＳ薄膜トラ
ンジスタ３では、直接堆積したポリシリコン薄膜１１を
活性層としているが、全体としてのゲート絶縁膜の膜厚
が第１の層間絶縁膜１９の膜厚の分だけ厚くなっている
ので、オン電流が周辺回路部のＮＭＯＳ薄膜トランジス
タ４に比べて低くなるばかりでなく、オフ電流をある一
定値以下に抑えつけるゲート電圧の範囲が周辺回路部の
ＮＭＯＳ薄膜トランジスタ４に比べてかなり広くなり、
したがって消費電力を小さくすることができる。なお、
本実施例では半導体活性層としてポリシリコン薄膜を直
接堆積しているので、アモルファスシリコン薄膜を結晶
化して得られる不均一な膜質のポリシリコン薄膜を活性
層とする薄膜トランジスタと比較してもより移動度が向
上されている。
【００１１】なお、マトリクス回路部をＰＭＯＳ薄膜ト
ランジスタで形成するようにしてもよく、また周辺回路
部をＮＭＯＳ薄膜トランジスタとＰＭＯＳ薄膜トランジ
スタのいずれか一方のみで形成するようにしてもよい。
また、この発明は液晶表示装置に限らず、薄膜トランジ
スタメモリやイメージセンサ等にも幅広く適用すること
ができる。
ランジスタで形成するようにしてもよく、また周辺回路
部をＮＭＯＳ薄膜トランジスタとＰＭＯＳ薄膜トランジ
スタのいずれか一方のみで形成するようにしてもよい。
また、この発明は液晶表示装置に限らず、薄膜トランジ
スタメモリやイメージセンサ等にも幅広く適用すること
ができる。
【００１２】
【発明の効果】以上説明したように、この発明によれ
ば、一の薄膜トランジスタの活性層と他の薄膜トランジ
スタの活性層とを共にポリシリコン薄膜としても、ゲー
ト絶縁膜の膜厚の相違により、絶縁基板上の異なる平面
領域に、要求される特性が相違する２種類の薄膜トラン
ジスタを形成することができるので、要求される特性が
相違する２種類の薄膜トランジスタの活性層を共に直接
堆積したポリシリコン薄膜で形成することができ、した
がってアモルファスシリコン薄膜を結晶化して得られる
不均一な膜質のポリシリコン薄膜を活性層とする薄膜ト
ランジスタと比較して、特定の薄膜トランジスタのスイ
ッチング速度のアップを図ることができる。
ば、一の薄膜トランジスタの活性層と他の薄膜トランジ
スタの活性層とを共にポリシリコン薄膜としても、ゲー
ト絶縁膜の膜厚の相違により、絶縁基板上の異なる平面
領域に、要求される特性が相違する２種類の薄膜トラン
ジスタを形成することができるので、要求される特性が
相違する２種類の薄膜トランジスタの活性層を共に直接
堆積したポリシリコン薄膜で形成することができ、した
がってアモルファスシリコン薄膜を結晶化して得られる
不均一な膜質のポリシリコン薄膜を活性層とする薄膜ト
ランジスタと比較して、特定の薄膜トランジスタのスイ
ッチング速度のアップを図ることができる。
【図１】この発明の一実施例における薄膜半導体装置の
要部の断面図。
要部の断面図。
【図２】この薄膜半導体装置の各製造工程を示す図。
【図３】この薄膜半導体装置の周辺回路部のＮＭＯＳ薄
膜トランジスタのＶG−ＩD特性を示す図。
膜トランジスタのＶG−ＩD特性を示す図。
【図４】この薄膜半導体装置のマトリクス回路部のＮＭ
ＯＳ薄膜トランジスタのＶG−ＩD特性を示す図。
ＯＳ薄膜トランジスタのＶG−ＩD特性を示す図。
１１ 絶縁基板 １２ マトリクス回路部用薄膜トランジスタ １３ 周辺回路部用薄膜トランジスタ １１〜１３ ポリシリコン薄膜 １４ ゲート絶縁膜 １５、１６、２０ ゲート電極 １９ 第１の層間絶縁膜 ２１ 第２の層間絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】このように、この薄膜半導体装置のマトリ
クス回路部側では、第１の層間絶縁膜１９がゲート絶縁
膜を兼ね、全体としてのゲート絶縁膜の膜厚が第１の層
間絶縁膜１９の膜厚の分だけ厚くなっている。この、周
辺回路部のＮＭＯＳ薄膜トランジスタ４のゲート電圧Ｖ
Ｇ−ドレイン電流ＩＤ特性を図３に示す。また、マトリ
クス回路部のＮＭＯＳ薄膜トランジスタ３のＶＧ−ＩＤ
特性を図４に示す。図３および図４を参照して理解され
る通り、周辺回路部のＮＭＯＳ薄膜トランジスタ４は、
ゲート電圧ＶＧが低い電圧ＶＯＮ１（２０Ｖ程度）でオ
ン電流（１μＡ程度）に達するが、オフ電流（１ｐＡ程
度）以下を維持できるゲート電圧範囲が大変狭い。一
方、マトリクス回路部のＮＭＯＳ薄膜トランジスタ３
は、オン電流に達するゲート電圧ＶＧがＮＭＯＳ薄膜ト
ランジスタ４の電圧ＶＯＮ１よりも高い（３０Ｖ程度）
電圧ＶＯＮ２である。しかし、このＮＭＯＳ薄膜トラン
ジスタ３では、オフ電流以下に維持することが可能なゲ
ート電圧の範囲がＮＭＯＳ薄膜トランジスタ３の場合よ
りも、遥かに広い。このことは、ＮＭＯＳ薄膜トランジ
スタ３は、ＮＭＯＳ薄膜トランジスタ４に比して、製造
時のバラツキによる消費電流の増大を大幅に低減するこ
とが可能であることを意味する。図３および図４に於い
て、オン電流は、シフトレジスタ等を含む液晶の駆動回
路に要求されるドレイン電流ＩＤを基準としたものであ
り、ＮＭＯＳ薄膜トランジスタ３および４のどちらに対
しても同じオン電流値（１μＡ程度）で比較している。
しかし、アクティブマトリクス型液晶表示装置の画素電
極１８を充電するためのスイッチング用としては、オン
電流がもっと小さくても使用可能である。図４に示す如
く、ＮＭＯＳ薄膜トランジスタ３に印加されるゲート電
圧ＶＧが、例えば、ＮＭＯＳ薄膜トランジスタ４のしき
い値電圧ＶＯＮ１と同じでも、ポリシリコン薄膜であれ
ば、画素電極１８に容量を充電するに充分である。すな
わち、この薄膜半導体装置は、周辺回路部のＮＭＯＳ薄
膜トランジスタ４を低電圧で充分な動作速度をもって駆
動することができる。このとき、マトリクス回路部のＮ
ＭＯＳ薄膜トランジスタ３の動作速度も画素電極１８に
充電するためのスイッチング用としては充分なものであ
る。また、非駆動時には、マトリクス回路部のＮＭＯＳ
薄膜トランジスタ３のオフ電流を低減し、薄膜半導体装
置全体の消費電流を大幅に削減することができる。
クス回路部側では、第１の層間絶縁膜１９がゲート絶縁
膜を兼ね、全体としてのゲート絶縁膜の膜厚が第１の層
間絶縁膜１９の膜厚の分だけ厚くなっている。この、周
辺回路部のＮＭＯＳ薄膜トランジスタ４のゲート電圧Ｖ
Ｇ−ドレイン電流ＩＤ特性を図３に示す。また、マトリ
クス回路部のＮＭＯＳ薄膜トランジスタ３のＶＧ−ＩＤ
特性を図４に示す。図３および図４を参照して理解され
る通り、周辺回路部のＮＭＯＳ薄膜トランジスタ４は、
ゲート電圧ＶＧが低い電圧ＶＯＮ１（２０Ｖ程度）でオ
ン電流（１μＡ程度）に達するが、オフ電流（１ｐＡ程
度）以下を維持できるゲート電圧範囲が大変狭い。一
方、マトリクス回路部のＮＭＯＳ薄膜トランジスタ３
は、オン電流に達するゲート電圧ＶＧがＮＭＯＳ薄膜ト
ランジスタ４の電圧ＶＯＮ１よりも高い（３０Ｖ程度）
電圧ＶＯＮ２である。しかし、このＮＭＯＳ薄膜トラン
ジスタ３では、オフ電流以下に維持することが可能なゲ
ート電圧の範囲がＮＭＯＳ薄膜トランジスタ３の場合よ
りも、遥かに広い。このことは、ＮＭＯＳ薄膜トランジ
スタ３は、ＮＭＯＳ薄膜トランジスタ４に比して、製造
時のバラツキによる消費電流の増大を大幅に低減するこ
とが可能であることを意味する。図３および図４に於い
て、オン電流は、シフトレジスタ等を含む液晶の駆動回
路に要求されるドレイン電流ＩＤを基準としたものであ
り、ＮＭＯＳ薄膜トランジスタ３および４のどちらに対
しても同じオン電流値（１μＡ程度）で比較している。
しかし、アクティブマトリクス型液晶表示装置の画素電
極１８を充電するためのスイッチング用としては、オン
電流がもっと小さくても使用可能である。図４に示す如
く、ＮＭＯＳ薄膜トランジスタ３に印加されるゲート電
圧ＶＧが、例えば、ＮＭＯＳ薄膜トランジスタ４のしき
い値電圧ＶＯＮ１と同じでも、ポリシリコン薄膜であれ
ば、画素電極１８に容量を充電するに充分である。すな
わち、この薄膜半導体装置は、周辺回路部のＮＭＯＳ薄
膜トランジスタ４を低電圧で充分な動作速度をもって駆
動することができる。このとき、マトリクス回路部のＮ
ＭＯＳ薄膜トランジスタ３の動作速度も画素電極１８に
充電するためのスイッチング用としては充分なものであ
る。また、非駆動時には、マトリクス回路部のＮＭＯＳ
薄膜トランジスタ３のオフ電流を低減し、薄膜半導体装
置全体の消費電流を大幅に削減することができる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (3)
- 【請求項１】 絶縁基板上の異なる平面領域に、要求さ
れる特性が相違する一の薄膜トランジスタと他の薄膜ト
ランジスタとが形成された薄膜半導体装置において、 前記一の薄膜トランジスタの活性層と前記他の薄膜トラ
ンジスタの活性層が共にポリシリコン薄膜からなり、か
つ前記一の薄膜トランジスタのゲート絶縁膜の膜厚と前
記他の薄膜トランジスタのゲート絶縁膜の膜厚とが異な
ることを特徴とする薄膜半導体装置。 - 【請求項２】 前記一の薄膜トランジスタはマトリクス
回路部を構成し、前記他の薄膜トランジスタは前記マト
リクス回路部を駆動する周辺回路部を構成し、かつ前記
一の薄膜トランジスタのゲート絶縁膜の膜厚が前記他の
薄膜トランジスタのゲート絶縁膜の膜厚よりも厚いこと
を特徴とする請求項１記載の薄膜半導体装置。 - 【請求項３】 前記マトリクス回路部は液晶表示装置の
マトリクス回路部であることを特徴とする請求項２記載
の薄膜半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16667392A JP2666103B2 (ja) | 1992-06-03 | 1992-06-03 | 薄膜半導体装置 |
| US08/070,724 US5396084A (en) | 1992-06-03 | 1993-06-02 | Thin film transistor device having driving circuit and matrix circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16667392A JP2666103B2 (ja) | 1992-06-03 | 1992-06-03 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335573A true JPH05335573A (ja) | 1993-12-17 |
| JP2666103B2 JP2666103B2 (ja) | 1997-10-22 |
Family
ID=15835606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16667392A Expired - Lifetime JP2666103B2 (ja) | 1992-06-03 | 1992-06-03 | 薄膜半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396084A (ja) |
| JP (1) | JP2666103B2 (ja) |
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| JPWO2015037327A1 (ja) * | 2013-09-12 | 2017-03-02 | ソニー株式会社 | 表示装置、その製造方法、および電子機器 |
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|---|---|---|---|---|
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| US5953582A (en) * | 1993-02-10 | 1999-09-14 | Seiko Epson Corporation | Active matrix panel manufacturing method including TFTS having variable impurity concentration levels |
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