JPH11233786A - 高耐圧薄膜トランジスタ及びその製造方法 - Google Patents
高耐圧薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH11233786A JPH11233786A JP10035300A JP3530098A JPH11233786A JP H11233786 A JPH11233786 A JP H11233786A JP 10035300 A JP10035300 A JP 10035300A JP 3530098 A JP3530098 A JP 3530098A JP H11233786 A JPH11233786 A JP H11233786A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- electrode
- active layer
- film transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims abstract description 162
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 12
- 230000015556 catabolic process Effects 0.000 claims description 13
- 239000011521 glass Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 78
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 最小限の工程数で、２種類の異なる駆動電圧
で動作する薄膜トランジスタを作製可能な高耐圧薄膜ト
ランジスタを提供する。 【解決手段】 下地酸化膜２で覆われたガラス基板１上
には第１のソース領域５１及び第１のドレイン領域６１
と第１の活性層７１及び第１のオフセット領域８１とが
形成され、第１の活性層７１上に第１の絶縁膜３を挟ん
で第１の電極４が形成され、第１のオフセット領域８１
上に第２の絶縁膜９を挟んで第２の電極１１が形成され
る。ガラス基板１上には第２のソース領域５２及び第２
のドレイン領域６２と第２の活性層７２及び第２のオフ
セット領域８２とが形成され、第２の活性層７２上に第
３の絶縁膜１０を挟んで第３の電極１２が形成され、第
２のオフセット領域８２上に第５の絶縁膜１４及び第３
の絶縁膜１０を挟んで第４の電極１５が形成される。
で動作する薄膜トランジスタを作製可能な高耐圧薄膜ト
ランジスタを提供する。 【解決手段】 下地酸化膜２で覆われたガラス基板１上
には第１のソース領域５１及び第１のドレイン領域６１
と第１の活性層７１及び第１のオフセット領域８１とが
形成され、第１の活性層７１上に第１の絶縁膜３を挟ん
で第１の電極４が形成され、第１のオフセット領域８１
上に第２の絶縁膜９を挟んで第２の電極１１が形成され
る。ガラス基板１上には第２のソース領域５２及び第２
のドレイン領域６２と第２の活性層７２及び第２のオフ
セット領域８２とが形成され、第２の活性層７２上に第
３の絶縁膜１０を挟んで第３の電極１２が形成され、第
２のオフセット領域８２上に第５の絶縁膜１４及び第３
の絶縁膜１０を挟んで第４の電極１５が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は高耐圧薄膜トランジ
スタ及びその製造方法に関し、特に絶縁性基板上及び絶
縁性薄膜上に形成された薄膜回路を構成する高耐圧薄膜
トランジスタに関する。
スタ及びその製造方法に関し、特に絶縁性基板上及び絶
縁性薄膜上に形成された薄膜回路を構成する高耐圧薄膜
トランジスタに関する。
【０００２】
【従来の技術】従来、この種の高耐圧薄膜トランジスタ
としては、例えば、「１９９０年６月、エレクトロン・
デバイス・レターズ、Ｖｏｌ．１１、Ｎｏ．６、ｐ．２
４４、Ｆｉｇ．１（ＩＥＥＥ ＥＬＥＣＴＲＯＮＤＥＶ
ＩＣＥＳ ＬＥＴＴＥＲＳ，ＶＯＬ．１１，ＮＯ．６，
ＪＵＮＥ １９９０）」に記載されているように、高い
ドレイン電圧を印加しても動作可能な薄膜トランジスタ
を構成するために用いられている。
としては、例えば、「１９９０年６月、エレクトロン・
デバイス・レターズ、Ｖｏｌ．１１、Ｎｏ．６、ｐ．２
４４、Ｆｉｇ．１（ＩＥＥＥ ＥＬＥＣＴＲＯＮＤＥＶ
ＩＣＥＳ ＬＥＴＴＥＲＳ，ＶＯＬ．１１，ＮＯ．６，
ＪＵＮＥ １９９０）」に記載されているように、高い
ドレイン電圧を印加しても動作可能な薄膜トランジスタ
を構成するために用いられている。
【０００３】すなわち、従来の高耐圧薄膜トランジスタ
には、図５に示すように、基板３００上にソース領域３
０１と、ドレイン領域３０２と、チャネルを形成する活
性層３０３とが形成されている。
には、図５に示すように、基板３００上にソース領域３
０１と、ドレイン領域３０２と、チャネルを形成する活
性層３０３とが形成されている。
【０００４】メインゲート電極３０５は活性層３０３の
一部を覆って膜厚１００ｎｍのメインゲート絶縁膜３０
４を挟んで形成されている。活性層３０３とドレイン領
域３０２との間には不純物をドープしていないオフセッ
ト領域３０６が形成されており、オフセット領域３０６
上に膜厚７００ｎｍの層間絶縁膜３０７を挟んでサブゲ
ート電極３０８が形成されている。
一部を覆って膜厚１００ｎｍのメインゲート絶縁膜３０
４を挟んで形成されている。活性層３０３とドレイン領
域３０２との間には不純物をドープしていないオフセッ
ト領域３０６が形成されており、オフセット領域３０６
上に膜厚７００ｎｍの層間絶縁膜３０７を挟んでサブゲ
ート電極３０８が形成されている。
【０００５】上記の高耐圧薄膜トランジスタの動作につ
いて図５を参照して説明する。オフセット領域３０６の
導電率はサブゲート電圧によって制御可能である。サブ
ゲート電圧を適当な値とすることによって、ドレイン端
の電界を緩和することが可能である。
いて図５を参照して説明する。オフセット領域３０６の
導電率はサブゲート電圧によって制御可能である。サブ
ゲート電圧を適当な値とすることによって、ドレイン端
の電界を緩和することが可能である。
【０００６】報告例ではドレイン電圧の半分よりやや大
きい電圧を印加した際に、電界のピークを活性層３０３
とオフセット領域３０６との境界付近及びオフセット領
域３０６とドレイン端との境界付近に形成することがで
き、耐圧特性を最適化することができるとしている。
きい電圧を印加した際に、電界のピークを活性層３０３
とオフセット領域３０６との境界付近及びオフセット領
域３０６とドレイン端との境界付近に形成することがで
き、耐圧特性を最適化することができるとしている。
【０００７】このようなサブゲート型薄膜トランジスタ
を用いて、振幅５Ｖの信号を入力し、１００Ｖ程度の出
力を得ることは困難である。１００Ｖ程度のドレイン電
圧を印加する場合、サブゲート電圧を６０Ｖ程度に高く
する必要が生じるが、サブゲート絶縁膜の膜厚を７００
ｎｍ程度にまで厚くする必要が生じる。
を用いて、振幅５Ｖの信号を入力し、１００Ｖ程度の出
力を得ることは困難である。１００Ｖ程度のドレイン電
圧を印加する場合、サブゲート電圧を６０Ｖ程度に高く
する必要が生じるが、サブゲート絶縁膜の膜厚を７００
ｎｍ程度にまで厚くする必要が生じる。
【０００８】この場合、オフセット領域３０６の抵抗が
高くなり、オン電流が低下する。このため、電源電圧を
２段階または複数段階に分けて、一つのトランジスタに
印加される電圧を低下させることで、高耐圧化を行う方
法が考えられる。
高くなり、オン電流が低下する。このため、電源電圧を
２段階または複数段階に分けて、一つのトランジスタに
印加される電圧を低下させることで、高耐圧化を行う方
法が考えられる。
【０００９】例えば、５Ｖ入力、４０Ｖ出力のトランジ
スタと、４０Ｖ入力、１００Ｖ出力のトランジスタを組
み合わせるというものである。この場合、サブゲート電
極とメインゲート電極との間、及びサブゲート電極とド
レイン電極との間に生じる電位差が小さくなるために、
サブゲート絶縁膜を薄くすることができ、高いオン電流
が得られる。
スタと、４０Ｖ入力、１００Ｖ出力のトランジスタを組
み合わせるというものである。この場合、サブゲート電
極とメインゲート電極との間、及びサブゲート電極とド
レイン電極との間に生じる電位差が小さくなるために、
サブゲート絶縁膜を薄くすることができ、高いオン電流
が得られる。
【００１０】
【発明が解決しようとする課題】上述した従来の高耐圧
薄膜トランジスタでは、駆動電圧を２種類またはそれ以
上に分けるために、絶縁膜厚が異なる２種類またはそれ
以上のトランジスタを作製する必要が有るので、作製工
程数が増加するという問題が生じる。
薄膜トランジスタでは、駆動電圧を２種類またはそれ以
上に分けるために、絶縁膜厚が異なる２種類またはそれ
以上のトランジスタを作製する必要が有るので、作製工
程数が増加するという問題が生じる。
【００１１】したがって、本発明の目的は上記の問題点
を解消し、最小限の工程数で、上記２種類の異なる駆動
電圧で動作する薄膜トランジスタを作製することができ
る高耐圧薄膜トランジスタを提供することにある。
を解消し、最小限の工程数で、上記２種類の異なる駆動
電圧で動作する薄膜トランジスタを作製することができ
る高耐圧薄膜トランジスタを提供することにある。
【００１２】
【課題を解決するための手段】本発明による高耐圧薄膜
トランジスタは、第１の活性層と、前記第１の活性層と
同一層に形成された第１のソース領域及び第１のドレイ
ン領域と、前記第１活性層を覆うように形成された第１
の絶縁膜と、前記第１の絶縁膜を挟んで前記第１の活性
層に重なるように形成された第１の電極と、前記第１の
電極及び前記第１の活性層を覆うように形成された第２
の絶縁膜と、前記第２の絶縁膜上に形成された第２の電
極とから構成され、前記第１の電極をメインゲート電極
としかつ前記第２の電極をサブゲート電極とする第１の
薄膜トランジスタと、第２の活性層と、前記第２の活性
層と同一層に形成された第２のソース領域及び第２のド
レイン領域と、前記第２の活性層を覆うように形成され
た第３の絶縁膜と、前記第３の絶縁膜を挟んで前記第２
の活性層と重なるように形成された第３の電極と、前記
第３の電極及び前記第２の活性層を覆うように形成され
た第４の絶縁膜と、前記第４の絶縁膜上に形成された第
４の電極とから構成され、前記第３の電極をメインゲー
ト電極としかつ前記第４の電極をサブゲート電極とする
第２の薄膜トランジスタとを同一の絶縁性基板及び同一
の絶縁膜のうちの一方に備え、前記第２の絶縁膜及び前
記第３の絶縁膜を同一層内に形成している。
トランジスタは、第１の活性層と、前記第１の活性層と
同一層に形成された第１のソース領域及び第１のドレイ
ン領域と、前記第１活性層を覆うように形成された第１
の絶縁膜と、前記第１の絶縁膜を挟んで前記第１の活性
層に重なるように形成された第１の電極と、前記第１の
電極及び前記第１の活性層を覆うように形成された第２
の絶縁膜と、前記第２の絶縁膜上に形成された第２の電
極とから構成され、前記第１の電極をメインゲート電極
としかつ前記第２の電極をサブゲート電極とする第１の
薄膜トランジスタと、第２の活性層と、前記第２の活性
層と同一層に形成された第２のソース領域及び第２のド
レイン領域と、前記第２の活性層を覆うように形成され
た第３の絶縁膜と、前記第３の絶縁膜を挟んで前記第２
の活性層と重なるように形成された第３の電極と、前記
第３の電極及び前記第２の活性層を覆うように形成され
た第４の絶縁膜と、前記第４の絶縁膜上に形成された第
４の電極とから構成され、前記第３の電極をメインゲー
ト電極としかつ前記第４の電極をサブゲート電極とする
第２の薄膜トランジスタとを同一の絶縁性基板及び同一
の絶縁膜のうちの一方に備え、前記第２の絶縁膜及び前
記第３の絶縁膜を同一層内に形成している。
【００１３】本発明による高耐圧薄膜トランジスタの製
造方法は、各々異なる駆動電圧で動作する第１及び第２
の薄膜トランジスタからなる高耐圧薄膜トランジスタの
製造方法であって、前記第１の薄膜トランジスタの第１
のソース領域及び第１のドレイン領域と前記第２の薄膜
トランジスタの第２のソース領域及び第２のドレイン領
域とを同一の絶縁性基板及び同一の絶縁膜のうちの一方
の上に形成する工程と、前記第１のソース領域及び前記
第１のドレイン領域と同一層に第１の活性層を形成しか
つ前記第２のソース領域及び前記第２のドレイン領域と
同一層に第２の活性層を形成する工程と、前記第１活性
層を覆うように第１の絶縁膜を形成する工程と、前記第
１の絶縁膜を挟んで前記第１の活性層に重なるように第
１の電極を形成する工程と、前記第１の電極及び前記第
１の活性層を覆うように第２の絶縁膜を形成しかつ前記
第２の活性層を覆うように第３の絶縁膜を形成する工程
と、前記第２の絶縁膜上に第２の電極を形成しかつ前記
第３の絶縁膜を挟んで前記第２の活性層と重なるように
第３の電極を形成する工程と、前記第３の電極及び前記
第２の活性層を覆うように第４の絶縁膜を形成する工程
と、前記第４の絶縁膜上に第４の電極を形成する工程と
を備え、前記第１の電極を前記第１の薄膜トランジスタ
のメインゲート電極としかつ前記第２の電極を前記第１
の薄膜トランジスタのサブゲート電極とするとともに、
前記第３の電極を前記第２の薄膜トランジスタのメイン
ゲート電極としかつ前記第４の電極を前記第２の薄膜ト
ランジスタのサブゲート電極とするようにしている。
造方法は、各々異なる駆動電圧で動作する第１及び第２
の薄膜トランジスタからなる高耐圧薄膜トランジスタの
製造方法であって、前記第１の薄膜トランジスタの第１
のソース領域及び第１のドレイン領域と前記第２の薄膜
トランジスタの第２のソース領域及び第２のドレイン領
域とを同一の絶縁性基板及び同一の絶縁膜のうちの一方
の上に形成する工程と、前記第１のソース領域及び前記
第１のドレイン領域と同一層に第１の活性層を形成しか
つ前記第２のソース領域及び前記第２のドレイン領域と
同一層に第２の活性層を形成する工程と、前記第１活性
層を覆うように第１の絶縁膜を形成する工程と、前記第
１の絶縁膜を挟んで前記第１の活性層に重なるように第
１の電極を形成する工程と、前記第１の電極及び前記第
１の活性層を覆うように第２の絶縁膜を形成しかつ前記
第２の活性層を覆うように第３の絶縁膜を形成する工程
と、前記第２の絶縁膜上に第２の電極を形成しかつ前記
第３の絶縁膜を挟んで前記第２の活性層と重なるように
第３の電極を形成する工程と、前記第３の電極及び前記
第２の活性層を覆うように第４の絶縁膜を形成する工程
と、前記第４の絶縁膜上に第４の電極を形成する工程と
を備え、前記第１の電極を前記第１の薄膜トランジスタ
のメインゲート電極としかつ前記第２の電極を前記第１
の薄膜トランジスタのサブゲート電極とするとともに、
前記第３の電極を前記第２の薄膜トランジスタのメイン
ゲート電極としかつ前記第４の電極を前記第２の薄膜ト
ランジスタのサブゲート電極とするようにしている。
【００１４】すなわち、本発明の高耐圧薄膜トランジス
タは、第１の活性層と、第１の活性層上に形成された第
１のソース領域及び第１のドレイン領域と、第１の活性
層を覆うようにして形成された第１の絶縁膜と、第１の
絶縁膜を挟んで第１の活性層と重なるようにして形成さ
れた第１の電極と、第１の電極及び第１の活性層を覆う
ようにして形成された第２の絶縁膜と、第２の絶縁膜上
に形成された第２の電極とから構成され、第１の電極が
メインゲート電極でかつ第２電極がサブゲート電極であ
る第１の薄膜トランジスタが形成されている。
タは、第１の活性層と、第１の活性層上に形成された第
１のソース領域及び第１のドレイン領域と、第１の活性
層を覆うようにして形成された第１の絶縁膜と、第１の
絶縁膜を挟んで第１の活性層と重なるようにして形成さ
れた第１の電極と、第１の電極及び第１の活性層を覆う
ようにして形成された第２の絶縁膜と、第２の絶縁膜上
に形成された第２の電極とから構成され、第１の電極が
メインゲート電極でかつ第２電極がサブゲート電極であ
る第１の薄膜トランジスタが形成されている。
【００１５】また、第２の活性層と、第２の活性層上に
形成された第２のソース領域及び第２のドレイン領域
と、第２の活性層を覆うようにして形成された第３の絶
縁膜と、第３の絶縁膜を挟んで第２の活性層と重なるよ
うにして形成された第３の電極と、第３の電極及び第２
の活性層を覆うようにして形成された第４の絶縁膜と、
第４の絶縁膜上に形成された第４電極とから構成され、
第３の電極がメインゲート電極でかつ第４の電極がサブ
ゲート電極である第２の薄膜トランジスタが形成されて
いる。
形成された第２のソース領域及び第２のドレイン領域
と、第２の活性層を覆うようにして形成された第３の絶
縁膜と、第３の絶縁膜を挟んで第２の活性層と重なるよ
うにして形成された第３の電極と、第３の電極及び第２
の活性層を覆うようにして形成された第４の絶縁膜と、
第４の絶縁膜上に形成された第４電極とから構成され、
第３の電極がメインゲート電極でかつ第４の電極がサブ
ゲート電極である第２の薄膜トランジスタが形成されて
いる。
【００１６】上記の第１の薄膜トランジスタ及び第２の
薄膜トランジスタは同一の絶縁性基板または同一の絶縁
膜上に形成されており、第２の絶縁膜及び第３の絶縁膜
とが同一層内に形成されている。
薄膜トランジスタは同一の絶縁性基板または同一の絶縁
膜上に形成されており、第２の絶縁膜及び第３の絶縁膜
とが同一層内に形成されている。
【００１７】また、第１の薄膜トランジスタ及び第２の
薄膜トランジスタにおいては第１の絶縁膜、第２の絶縁
膜、第３の絶縁膜及び第４の絶縁膜の膜厚が夫々ｄ１
ｍ、ｄ１ｓ、ｄ２ｍ及びｄ２ｓである時、ｄ１ｓ＞ｄ１
ｍかつｄ２ｓ＞ｄ２ｍとなるように形成されている。さ
らに、第１の薄膜トランジスタ及び第２の薄膜トランジ
スタにおいては、第２の電極及び第３の電極が同一層内
に形成されている。
薄膜トランジスタにおいては第１の絶縁膜、第２の絶縁
膜、第３の絶縁膜及び第４の絶縁膜の膜厚が夫々ｄ１
ｍ、ｄ１ｓ、ｄ２ｍ及びｄ２ｓである時、ｄ１ｓ＞ｄ１
ｍかつｄ２ｓ＞ｄ２ｍとなるように形成されている。さ
らに、第１の薄膜トランジスタ及び第２の薄膜トランジ
スタにおいては、第２の電極及び第３の電極が同一層内
に形成されている。
【００１８】本発明の高耐圧薄膜トランジスタでは、第
１の絶縁膜及び第２の絶縁膜が夫々第１の薄膜トランジ
スタのメインゲート絶縁膜（膜厚ｄ１ｍ）及びサブゲー
ト絶縁膜（膜厚ｄ１ｓ）として働き、第３の絶縁膜（膜
厚ｄ２ｍ）及び第４の絶縁膜（膜厚ｄ２ｓ）が夫々第２
の薄膜トランジスタのメインゲート絶縁膜及びサブゲー
ト絶縁膜として働く。
１の絶縁膜及び第２の絶縁膜が夫々第１の薄膜トランジ
スタのメインゲート絶縁膜（膜厚ｄ１ｍ）及びサブゲー
ト絶縁膜（膜厚ｄ１ｓ）として働き、第３の絶縁膜（膜
厚ｄ２ｍ）及び第４の絶縁膜（膜厚ｄ２ｓ）が夫々第２
の薄膜トランジスタのメインゲート絶縁膜及びサブゲー
ト絶縁膜として働く。
【００１９】上記の第２の絶縁膜及び第３の絶縁膜が同
一の膜厚を有する時、ｄ２ｓ＞ｄ２ｍ≒ｄ１ｓ＞ｄ１ｍ
となる。従来のように単一構造のサブゲート型薄膜トラ
ンジスタでは２種類の絶縁膜厚しか設定することができ
ないが、本発明では中間の膜厚の絶縁膜上に形成された
電極を設置することによって、各電極間の電位差を小さ
くすることが可能となる。
一の膜厚を有する時、ｄ２ｓ＞ｄ２ｍ≒ｄ１ｓ＞ｄ１ｍ
となる。従来のように単一構造のサブゲート型薄膜トラ
ンジスタでは２種類の絶縁膜厚しか設定することができ
ないが、本発明では中間の膜厚の絶縁膜上に形成された
電極を設置することによって、各電極間の電位差を小さ
くすることが可能となる。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の一実
施形態の構成を示す断面図である。図１に示すように、
絶縁膜厚が異なる第１の薄膜トランジスタ（ＴＦＴ：Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）１０１及び
第２の薄膜トランジスタ（ＴＦＴ）１０２からなる。こ
こでは、第１の薄膜トランジスタ１０１及び第２の薄膜
トランジスタ１０２がともにＮＭＯＳ（Ｎ−Ｍｅｔａｌ
−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の場合
について説明する。
て図面を参照して詳細に説明する。図１は本発明の一実
施形態の構成を示す断面図である。図１に示すように、
絶縁膜厚が異なる第１の薄膜トランジスタ（ＴＦＴ：Ｔ
ｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）１０１及び
第２の薄膜トランジスタ（ＴＦＴ）１０２からなる。こ
こでは、第１の薄膜トランジスタ１０１及び第２の薄膜
トランジスタ１０２がともにＮＭＯＳ（Ｎ−Ｍｅｔａｌ
−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の場合
について説明する。
【００２１】まず、第１の薄膜トランジスタ１０１につ
いて説明する。下地酸化膜２で覆われたガラス基板１上
に形成された半導体層の一部に、不純物を高濃度に含有
しかつ抵抗が低い第１のソース領域５１及び第１のドレ
イン領域６１と、不純物をほとんど含まない第１の活性
層７１及び第１のオフセット領域８１とが形成されてい
る。
いて説明する。下地酸化膜２で覆われたガラス基板１上
に形成された半導体層の一部に、不純物を高濃度に含有
しかつ抵抗が低い第１のソース領域５１及び第１のドレ
イン領域６１と、不純物をほとんど含まない第１の活性
層７１及び第１のオフセット領域８１とが形成されてい
る。
【００２２】第１の活性層７１上には、メインゲート絶
縁膜として機能する第１の絶縁膜３を挟んで、メインゲ
ート電極として機能する第１の電極４が形成されてい
る。また、第１のオフセット領域８１上には、サブゲー
ト絶縁膜として機能する第２の絶縁膜９を挟んで、サブ
ゲート電極として機能する第２の電極１１が形成されて
いる。
縁膜として機能する第１の絶縁膜３を挟んで、メインゲ
ート電極として機能する第１の電極４が形成されてい
る。また、第１のオフセット領域８１上には、サブゲー
ト絶縁膜として機能する第２の絶縁膜９を挟んで、サブ
ゲート電極として機能する第２の電極１１が形成されて
いる。
【００２３】次に、第２の薄膜トランジスタ１０２につ
いて説明する。下地酸化膜２で覆われたガラス基板１上
に形成された半導体層の一部に、不純物を高濃度に含有
しかつ抵抗が低い第２のソース領域５２及び第２のドレ
イン領域６２と、不純物をほとんど含まない第２の活性
層７２及び第２のオフセット領域８２が形成されてい
る。
いて説明する。下地酸化膜２で覆われたガラス基板１上
に形成された半導体層の一部に、不純物を高濃度に含有
しかつ抵抗が低い第２のソース領域５２及び第２のドレ
イン領域６２と、不純物をほとんど含まない第２の活性
層７２及び第２のオフセット領域８２が形成されてい
る。
【００２４】第２の活性層７２上には、メインゲート絶
縁膜として機能する第３の絶縁膜１０を挟んで、メイン
ゲート電極として機能する第３の電極１２が形成されて
いる。また、第２のオフセット領域８２上には、サブゲ
ート絶縁膜として機能する第５の絶縁膜１４及び第３の
絶縁膜１０を挟んで、サブゲート電極として機能する第
４の電極１５が形成されている。
縁膜として機能する第３の絶縁膜１０を挟んで、メイン
ゲート電極として機能する第３の電極１２が形成されて
いる。また、第２のオフセット領域８２上には、サブゲ
ート絶縁膜として機能する第５の絶縁膜１４及び第３の
絶縁膜１０を挟んで、サブゲート電極として機能する第
４の電極１５が形成されている。
【００２５】第１の薄膜トランジスタ１０１及び第２の
薄膜トランジスタ１０２が回路を構成する場合には、両
者が混在した構成となる。但し、第１の薄膜トランジス
タ１０１の第１のソース領域５１は接地し、第２の薄膜
トランジスタ１０２の第２のドレイン領域６２に電源電
圧を印加する。回路の中で最も振幅の小さい信号を第１
の薄膜トランジスタ１０１のメインゲートに印加する。
すなわち、第１の薄膜トランジスタ１０１のメインゲー
ト電圧で電源電圧を制御していることになる。
薄膜トランジスタ１０２が回路を構成する場合には、両
者が混在した構成となる。但し、第１の薄膜トランジス
タ１０１の第１のソース領域５１は接地し、第２の薄膜
トランジスタ１０２の第２のドレイン領域６２に電源電
圧を印加する。回路の中で最も振幅の小さい信号を第１
の薄膜トランジスタ１０１のメインゲートに印加する。
すなわち、第１の薄膜トランジスタ１０１のメインゲー
ト電圧で電源電圧を制御していることになる。
【００２６】第１の薄膜トランジスタ１０１のスイッチ
ングはメインゲート電極である第１の電極４によって行
われる。第１の活性層７１と第１のドレイン領域６１と
の間に形成された第１のオフセット領域８１はソース・
ドレイン間電圧のバッファとして機能する。第１のオフ
セット領域８１の抵抗を第１の活性層７１より高くする
と、ソース・ドレイン間の電圧の大部分は第１のオフセ
ット領域８１に印加され、第１の活性層７１に大きな電
圧が印加されるのを防ぐことができる。
ングはメインゲート電極である第１の電極４によって行
われる。第１の活性層７１と第１のドレイン領域６１と
の間に形成された第１のオフセット領域８１はソース・
ドレイン間電圧のバッファとして機能する。第１のオフ
セット領域８１の抵抗を第１の活性層７１より高くする
と、ソース・ドレイン間の電圧の大部分は第１のオフセ
ット領域８１に印加され、第１の活性層７１に大きな電
圧が印加されるのを防ぐことができる。
【００２７】第１のオフセット領域８１の抵抗はサブゲ
ートである第２の電極１１によって制御される。第２の
電極１１に印加する電圧を適当な値に設定することによ
って、ドレインの横方向電界強度を弱めることができ、
高耐圧な薄膜トランジスタを得ることができる。
ートである第２の電極１１によって制御される。第２の
電極１１に印加する電圧を適当な値に設定することによ
って、ドレインの横方向電界強度を弱めることができ、
高耐圧な薄膜トランジスタを得ることができる。
【００２８】一方、第２の薄膜トランジスタ１０２のス
イッチングはメインゲート電極である第３の電極１２に
よって行われる。第２の活性層７２と第２のドレイン領
域６２との間に形成された第２のオフセット領域８２は
ソース・ドレイン間電圧のバッファとして機能する。第
２のオフセット領域８２の抵抗を第２の活性層７２より
高くすると、ソース・ドレイン間の電圧の大部分は第２
のオフセット領域８２に印加され、第２の活性層７２に
大きな電圧が印加されるのを防ぐことができる。
イッチングはメインゲート電極である第３の電極１２に
よって行われる。第２の活性層７２と第２のドレイン領
域６２との間に形成された第２のオフセット領域８２は
ソース・ドレイン間電圧のバッファとして機能する。第
２のオフセット領域８２の抵抗を第２の活性層７２より
高くすると、ソース・ドレイン間の電圧の大部分は第２
のオフセット領域８２に印加され、第２の活性層７２に
大きな電圧が印加されるのを防ぐことができる。
【００２９】第２のオフセット領域８２の抵抗はサブゲ
ートである第４の電極１５によって制御される。第４の
電極１５に印加する電圧を適当な値に設定することによ
って、ドレインの横方向電界強度を弱めることができ、
高耐圧な薄膜トランジスタを得ることができる。
ートである第４の電極１５によって制御される。第４の
電極１５に印加する電圧を適当な値に設定することによ
って、ドレインの横方向電界強度を弱めることができ、
高耐圧な薄膜トランジスタを得ることができる。
【００３０】次に、本発明による薄膜トランジスタの動
作について説明する。第１の薄膜トランジスタ１０１及
び第２の薄膜トランジスタ１０２からなる回路が、振幅
Ｖ０［Ｖ］の入力信号によって振幅Ｖ２［Ｖ］の出力電
圧を発生させる回路である場合について考える。
作について説明する。第１の薄膜トランジスタ１０１及
び第２の薄膜トランジスタ１０２からなる回路が、振幅
Ｖ０［Ｖ］の入力信号によって振幅Ｖ２［Ｖ］の出力電
圧を発生させる回路である場合について考える。
【００３１】ここでは中間の電圧としてＶ１（≒Ｖ２／
２）の信号を発生させる場合について述べる。すなわ
ち、第１の薄膜トランジスタ１０１は振幅Ｖ０の入力信
号によって振幅Ｖ１の出力電圧を発生させ、一方、第２
の薄膜トランジスタ１０２は振幅Ｖ１の入力信号によっ
て振幅Ｖ２の出力電圧を発生させる。
２）の信号を発生させる場合について述べる。すなわ
ち、第１の薄膜トランジスタ１０１は振幅Ｖ０の入力信
号によって振幅Ｖ１の出力電圧を発生させ、一方、第２
の薄膜トランジスタ１０２は振幅Ｖ１の入力信号によっ
て振幅Ｖ２の出力電圧を発生させる。
【００３２】図２〜図４は本発明の一実施例による高耐
圧薄膜トランジスタの製造工程を示す断面図である。こ
れら図２〜図４を参照して本発明の一実施例による高耐
圧薄膜トランジスタの製造工程について説明する。
圧薄膜トランジスタの製造工程を示す断面図である。こ
れら図２〜図４を参照して本発明の一実施例による高耐
圧薄膜トランジスタの製造工程について説明する。
【００３３】まず、ガラス基板１上には膜厚５００ｎｍ
の二酸化シリコン膜からなる下地酸化膜２がＬＰＣＶＤ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される
［図２（ａ）参照］。
の二酸化シリコン膜からなる下地酸化膜２がＬＰＣＶＤ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成される
［図２（ａ）参照］。
【００３４】この下地酸化膜２上には膜厚１００ｎｍの
多結晶シリコンからなる半導体膜が、ＬＰＣＶＤ法によ
って形成された後にエキシマレーザアニールによって再
結晶化されて形成される。第１の薄膜トランジスタ１０
１及び第２の薄膜トランジスタ１０２各々を構成する半
導体層の一部にはイオンドーピング法によってドープさ
れたリンを１０21ｃｍ-3程度含有し、シート抵抗１ｋΩ
／□程度の第１のソース領域５１及び第１のドレイン領
域６１と第２のソース領域５２及び第２のドレイン領域
６２とが形成される［図２（ｂ）参照］。
多結晶シリコンからなる半導体膜が、ＬＰＣＶＤ法によ
って形成された後にエキシマレーザアニールによって再
結晶化されて形成される。第１の薄膜トランジスタ１０
１及び第２の薄膜トランジスタ１０２各々を構成する半
導体層の一部にはイオンドーピング法によってドープさ
れたリンを１０21ｃｍ-3程度含有し、シート抵抗１ｋΩ
／□程度の第１のソース領域５１及び第１のドレイン領
域６１と第２のソース領域５２及び第２のドレイン領域
６２とが形成される［図２（ｂ）参照］。
【００３５】第１のソース領域５１と第１のドレイン領
域６１との間には不純物をほとんど含まない第１の活性
層７１及び第１のオフセット領域８１が形成され、第２
のソース領域５２と第２のドレイン領域６２との間には
不純物をほとんど含まない第２の活性層７２及び第２の
オフセット領域８２が形成される［図２（ｃ）参照］。
域６１との間には不純物をほとんど含まない第１の活性
層７１及び第１のオフセット領域８１が形成され、第２
のソース領域５２と第２のドレイン領域６２との間には
不純物をほとんど含まない第２の活性層７２及び第２の
オフセット領域８２が形成される［図２（ｃ）参照］。
【００３６】第１の活性層７１上にはＬＰＣＶＤ法によ
って形成された膜厚１００ｎｍの二酸化シリコン膜から
なる第１の絶縁膜３が形成され、第１の絶縁膜３はメイ
ンゲート酸化膜として働く。第１の絶縁膜３上にはリン
を１０21ｃｍ-3程度含有する膜厚５０ｎｍのｎ型多結晶
シリコンと、スパッタ法によって形成された膜厚２００
ｎｍのタングステンシリサイドの積層構造からなる第１
の電極４が形成され、第１の電極４はメインゲート電極
として働く［図２（ｄ）参照］。
って形成された膜厚１００ｎｍの二酸化シリコン膜から
なる第１の絶縁膜３が形成され、第１の絶縁膜３はメイ
ンゲート酸化膜として働く。第１の絶縁膜３上にはリン
を１０21ｃｍ-3程度含有する膜厚５０ｎｍのｎ型多結晶
シリコンと、スパッタ法によって形成された膜厚２００
ｎｍのタングステンシリサイドの積層構造からなる第１
の電極４が形成され、第１の電極４はメインゲート電極
として働く［図２（ｄ）参照］。
【００３７】第１のオフセット領域８１と、第２の活性
層７２及び第２のオフセット領域８２上には、膜厚２０
０ｎｍの二酸化シリコン膜からなる第２の絶縁膜９及び
第３の絶縁膜１０がＬＰＣＶＤ法によって形成され、第
２の絶縁膜９は第１の薄膜トランジスタ１０１において
サブゲート絶縁膜として働き、第３の絶縁膜１０は第２
の薄膜トランジスタ１０２においてメインゲート絶縁膜
として働く。さらに、コンタクトホールが形成される
［図３（ａ）参照］。
層７２及び第２のオフセット領域８２上には、膜厚２０
０ｎｍの二酸化シリコン膜からなる第２の絶縁膜９及び
第３の絶縁膜１０がＬＰＣＶＤ法によって形成され、第
２の絶縁膜９は第１の薄膜トランジスタ１０１において
サブゲート絶縁膜として働き、第３の絶縁膜１０は第２
の薄膜トランジスタ１０２においてメインゲート絶縁膜
として働く。さらに、コンタクトホールが形成される
［図３（ａ）参照］。
【００３８】第２の絶縁膜９上には第１の薄膜トランジ
スタ１０１の第１のオフセット領域８１と重なるよう
に、膜厚５００ｎｍのアルミ膜からなる第２の電極１１
がスパッタ法によって形成され、第２の電極１１はサブ
ゲート電極として働く。また、第２の薄膜トランジスタ
１０２の第２の活性層７２上には膜厚５００ｎｍのアル
ミ膜からなる第３の電極１２がスパッタ法によって形成
され、第３の電極１２はメインゲート電極として働く。
スタ１０１の第１のオフセット領域８１と重なるよう
に、膜厚５００ｎｍのアルミ膜からなる第２の電極１１
がスパッタ法によって形成され、第２の電極１１はサブ
ゲート電極として働く。また、第２の薄膜トランジスタ
１０２の第２の活性層７２上には膜厚５００ｎｍのアル
ミ膜からなる第３の電極１２がスパッタ法によって形成
され、第３の電極１２はメインゲート電極として働く。
【００３９】さらに、第１のソース領域５１及び第１の
ドレイン領域６１と、第２のソース領域５２及び第２の
ドレイン領域６２とに夫々電気的に接続されるように、
第２の絶縁膜９上には膜厚５００ｎｍのアルミからなる
第５の電極１６がスパッタ法によって形成され、第５の
電極１６は第１のソース領域５１及び第１のドレイン領
域６１と、第２のソース領域５２及び第２のドレイン領
域６２とに夫々信号を供給するために用いられる［図３
（ｂ）参照］。
ドレイン領域６１と、第２のソース領域５２及び第２の
ドレイン領域６２とに夫々電気的に接続されるように、
第２の絶縁膜９上には膜厚５００ｎｍのアルミからなる
第５の電極１６がスパッタ法によって形成され、第５の
電極１６は第１のソース領域５１及び第１のドレイン領
域６１と、第２のソース領域５２及び第２のドレイン領
域６２とに夫々信号を供給するために用いられる［図３
（ｂ）参照］。
【００４０】その後に、膜厚３００ｎｍの窒化シリコン
膜からなる第４の絶縁膜１３及び第５の絶縁膜１４が基
板全面を覆うようにして、プラズマＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によっ
て形成され、第４の絶縁膜１３は第１の薄膜トランジス
タ１０１において保護膜として働き、第５の絶縁膜１４
は第２の薄膜トランジスタ１０２においてサブゲート絶
縁膜の一部として働く。さらに、コンタクトホールが形
成される［図４（ａ）参照］。
膜からなる第４の絶縁膜１３及び第５の絶縁膜１４が基
板全面を覆うようにして、プラズマＣＶＤ（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によっ
て形成され、第４の絶縁膜１３は第１の薄膜トランジス
タ１０１において保護膜として働き、第５の絶縁膜１４
は第２の薄膜トランジスタ１０２においてサブゲート絶
縁膜の一部として働く。さらに、コンタクトホールが形
成される［図４（ａ）参照］。
【００４１】第５の絶縁膜１４上には第２の薄膜トラン
ジスタ１０２の第２のオフセット領域８２と重なるよう
に、膜厚５００ｎｍのアルミ膜からなる第４の電極１５
がスパッタ法によって形成され、第４の電極１５はサブ
ゲート電極として働く。第４の絶縁膜１３及び第５の絶
縁膜１４上には第１の電極４及び第３の電極１２に電気
的に接続されるように、膜厚５００ｎｍのアルミからな
る第６の電極１７がスパッタ法によって形成され、第６
の電極１７はメインゲート電極として機能する第１の電
極４及び第３の電極１２に夫々信号を供給するために用
いられる［図４（ｂ）参照］。
ジスタ１０２の第２のオフセット領域８２と重なるよう
に、膜厚５００ｎｍのアルミ膜からなる第４の電極１５
がスパッタ法によって形成され、第４の電極１５はサブ
ゲート電極として働く。第４の絶縁膜１３及び第５の絶
縁膜１４上には第１の電極４及び第３の電極１２に電気
的に接続されるように、膜厚５００ｎｍのアルミからな
る第６の電極１７がスパッタ法によって形成され、第６
の電極１７はメインゲート電極として機能する第１の電
極４及び第３の電極１２に夫々信号を供給するために用
いられる［図４（ｂ）参照］。
【００４２】ここで、第１の薄膜トランジスタ１０１の
第１のメインゲート絶縁膜１１１及び第２の薄膜トラン
ジスタ１０２の第２のメインゲート絶縁膜１２１各々の
膜厚を夫々ｄ１ｍ，ｄ２ｍとし、同様に第１の薄膜トラ
ンジスタ１０１の第１のサブゲート絶縁膜１１２及び第
２の薄膜トランジスタ１０２の第２のサブゲート絶縁膜
１２２各々の膜厚を夫々ｄ１ｓ，ｄ２ｓとすると、ｄ１
ｍ＝１００ｎｍ、ｄ２ｍ＝２００ｎｍ、ｄ１ｓ＝２００
ｎｍ、ｄ２ｓ＝５００ｎｍであり、ｄ１ｓ＞ｄ１ｍかつ
ｄ２ｓ＞ｄ２ｍとなっている。
第１のメインゲート絶縁膜１１１及び第２の薄膜トラン
ジスタ１０２の第２のメインゲート絶縁膜１２１各々の
膜厚を夫々ｄ１ｍ，ｄ２ｍとし、同様に第１の薄膜トラ
ンジスタ１０１の第１のサブゲート絶縁膜１１２及び第
２の薄膜トランジスタ１０２の第２のサブゲート絶縁膜
１２２各々の膜厚を夫々ｄ１ｓ，ｄ２ｓとすると、ｄ１
ｍ＝１００ｎｍ、ｄ２ｍ＝２００ｎｍ、ｄ１ｓ＝２００
ｎｍ、ｄ２ｓ＝５００ｎｍであり、ｄ１ｓ＞ｄ１ｍかつ
ｄ２ｓ＞ｄ２ｍとなっている。
【００４３】第１の薄膜トランジスタ１０１の第１のソ
ース領域５１の電圧を０Ｖ、第１のドレイン領域６１の
電圧を５０Ｖとする。サブゲートである第２の電極１１
の電圧を３０Ｖ一定とし、メインゲートである第１の電
極４に５Ｖの振幅の信号を入力することによって、第１
の薄膜トランジスタ１０１では５０Ｖの信号を制御する
ことができる。
ース領域５１の電圧を０Ｖ、第１のドレイン領域６１の
電圧を５０Ｖとする。サブゲートである第２の電極１１
の電圧を３０Ｖ一定とし、メインゲートである第１の電
極４に５Ｖの振幅の信号を入力することによって、第１
の薄膜トランジスタ１０１では５０Ｖの信号を制御する
ことができる。
【００４４】一方、第２の薄膜トランジスタ１０２の第
２のソース領域５２の電圧を０Ｖ、第２のドレイン領域
６２の電圧を１００Ｖとする。サブゲートである第４の
電極１５の電圧を７０Ｖ一定とし、メインゲートである
第３の電極１２に５０Ｖの振幅の信号を入力することに
よって、第２の薄膜トランジスタ１０２では１００Ｖの
信号を制御することができる。
２のソース領域５２の電圧を０Ｖ、第２のドレイン領域
６２の電圧を１００Ｖとする。サブゲートである第４の
電極１５の電圧を７０Ｖ一定とし、メインゲートである
第３の電極１２に５０Ｖの振幅の信号を入力することに
よって、第２の薄膜トランジスタ１０２では１００Ｖの
信号を制御することができる。
【００４５】このようにして、第１の薄膜トランジスタ
１０１のメインゲートである第１の電極４に振幅５Ｖの
信号を入力することによって、第２の薄膜トランジスタ
１０２では振幅１００Ｖの信号を出力することが可能と
なる。
１０１のメインゲートである第１の電極４に振幅５Ｖの
信号を入力することによって、第２の薄膜トランジスタ
１０２では振幅１００Ｖの信号を出力することが可能と
なる。
【００４６】このとき、第１の薄膜トランジスタ１０１
においてメインゲートとサブゲートとの間の電位差は２
５Ｖであり、一方、第２の薄膜トランジスタ１０２にお
いてメインゲートとサブゲートとの間の電位差は２０Ｖ
である。このように、メインゲート・サブゲート間電圧
を下げることができるため、メインゲートとサブゲート
との間に形成する絶縁膜の膜厚を２００〜３００ｎｍに
まで薄膜化することができる。
においてメインゲートとサブゲートとの間の電位差は２
５Ｖであり、一方、第２の薄膜トランジスタ１０２にお
いてメインゲートとサブゲートとの間の電位差は２０Ｖ
である。このように、メインゲート・サブゲート間電圧
を下げることができるため、メインゲートとサブゲート
との間に形成する絶縁膜の膜厚を２００〜３００ｎｍに
まで薄膜化することができる。
【００４７】メインゲートとサブゲートとの間に形成さ
れる絶縁膜を薄膜化することによって、サブゲート絶縁
膜を薄膜化することが可能となり、サブゲート領域の抵
抗を下げることが可能となるので、従来に比べて約２倍
のオン電流を得ることができる。
れる絶縁膜を薄膜化することによって、サブゲート絶縁
膜を薄膜化することが可能となり、サブゲート領域の抵
抗を下げることが可能となるので、従来に比べて約２倍
のオン電流を得ることができる。
【００４８】第２の絶縁膜９が第１の薄膜トランジスタ
１０１のサブゲート絶縁膜として機能するとともに、第
２の絶縁膜９と同時に形成される第３の絶縁膜１０が第
２の薄膜トランジスタ１０２のメインゲート絶縁膜とし
て機能するので、絶縁膜形成工程を簡略化することがで
きる。
１０１のサブゲート絶縁膜として機能するとともに、第
２の絶縁膜９と同時に形成される第３の絶縁膜１０が第
２の薄膜トランジスタ１０２のメインゲート絶縁膜とし
て機能するので、絶縁膜形成工程を簡略化することがで
きる。
【００４９】第１の薄膜トランジスタ１０１のサブゲー
ト電極である第２の電極１１と、第２の薄膜トランジス
タ１０２のメインゲート電極である第３の電極１２とを
同一工程で形成することが可能となるため、電極形成工
程を簡略化することができる。
ト電極である第２の電極１１と、第２の薄膜トランジス
タ１０２のメインゲート電極である第３の電極１２とを
同一工程で形成することが可能となるため、電極形成工
程を簡略化することができる。
【００５０】
【発明の効果】以上説明したように本発明によれば、第
１の活性層と、第１の活性層と同一層に形成された第１
のソース領域及び第１のドレイン領域と、第１活性層を
覆うように形成された第１の絶縁膜と、第１の絶縁膜を
挟んで第１の活性層に重なるように形成された第１の電
極と、第１の電極及び第１の活性層を覆うように形成さ
れた第２の絶縁膜と、第２の絶縁膜上に形成された第２
の電極とから構成され、第１の電極をメインゲート電極
としかつ第２の電極をサブゲート電極とする第１の薄膜
トランジスタと、第２の活性層と、第２の活性層と同一
層に形成された第２のソース領域及び第２のドレイン領
域と、第２の活性層を覆うように形成された第３の絶縁
膜と、第３の絶縁膜を挟んで第２の活性層と重なるよう
に形成された第３の電極と、第３の電極及び第２の活性
層を覆うように形成された第４の絶縁膜と、第４の絶縁
膜上に形成された第４の電極とから構成され、第３の電
極をメインゲート電極としかつ第４の電極をサブゲート
電極とする第２の薄膜トランジスタとを同一の絶縁性基
板及び同一の絶縁膜のうちの一方に形成し、第２の絶縁
膜及び第３の絶縁膜を同一層内に形成することによっ
て、最小限の工程数で、２種類の異なる駆動電圧で動作
する薄膜トランジスタを作製することができるという効
果がある。
１の活性層と、第１の活性層と同一層に形成された第１
のソース領域及び第１のドレイン領域と、第１活性層を
覆うように形成された第１の絶縁膜と、第１の絶縁膜を
挟んで第１の活性層に重なるように形成された第１の電
極と、第１の電極及び第１の活性層を覆うように形成さ
れた第２の絶縁膜と、第２の絶縁膜上に形成された第２
の電極とから構成され、第１の電極をメインゲート電極
としかつ第２の電極をサブゲート電極とする第１の薄膜
トランジスタと、第２の活性層と、第２の活性層と同一
層に形成された第２のソース領域及び第２のドレイン領
域と、第２の活性層を覆うように形成された第３の絶縁
膜と、第３の絶縁膜を挟んで第２の活性層と重なるよう
に形成された第３の電極と、第３の電極及び第２の活性
層を覆うように形成された第４の絶縁膜と、第４の絶縁
膜上に形成された第４の電極とから構成され、第３の電
極をメインゲート電極としかつ第４の電極をサブゲート
電極とする第２の薄膜トランジスタとを同一の絶縁性基
板及び同一の絶縁膜のうちの一方に形成し、第２の絶縁
膜及び第３の絶縁膜を同一層内に形成することによっ
て、最小限の工程数で、２種類の異なる駆動電圧で動作
する薄膜トランジスタを作製することができるという効
果がある。
【図１】本発明の一実施形態の構成を示す断面図であ
る。
る。
【図２】（ａ）〜（ｄ）は本発明の一実施例による高耐
圧薄膜トランジスタの製造工程を示す断面図である。
圧薄膜トランジスタの製造工程を示す断面図である。
【図３】（ａ），（ｂ）は本発明の一実施例による高耐
圧薄膜トランジスタの製造工程を示す断面図である。
圧薄膜トランジスタの製造工程を示す断面図である。
【図４】（ａ），（ｂ）は本発明の一実施例による高耐
圧薄膜トランジスタの製造工程を示す断面図である。
圧薄膜トランジスタの製造工程を示す断面図である。
【図５】従来例の構成を示す断面図である。
１ ガラス基板 ２ 下地酸化膜 ３ 第１の絶縁膜 ４ 第１の電極 ９ 第２の絶縁膜 １０ 第３の絶縁膜 １１ 第２の電極 １２ 第３の電極 １３ 第４の絶縁膜 １４ 第５の絶縁膜 １５ 第４の電極 １６ 第５の電極 １７ 第６の電極 ５１ 第１のソース領域 ５２ 第２のソース領域 ６１ 第１のドレイン領域 ６２ 第２のドレイン領域 ７１ 第１の活性層 ７２ 第２の活性層 ８１ 第１のオフセット領域 ８２ 第２のオフセット領域 １０１ 第１の薄膜トランジスタ １０２ 第２の薄膜トランジスタ
Claims (7)
- 【請求項１】 第１の活性層と、前記第１の活性層と同
一層に形成された第１のソース領域及び第１のドレイン
領域と、前記第１活性層を覆うように形成された第１の
絶縁膜と、前記第１の絶縁膜を挟んで前記第１の活性層
に重なるように形成された第１の電極と、前記第１の電
極及び前記第１の活性層を覆うように形成された第２の
絶縁膜と、前記第２の絶縁膜上に形成された第２の電極
とから構成され、前記第１の電極をメインゲート電極と
しかつ前記第２の電極をサブゲート電極とする第１の薄
膜トランジスタと、 第２の活性層と、前記第２の活性層と同一層に形成され
た第２のソース領域及び第２のドレイン領域と、前記第
２の活性層を覆うように形成された第３の絶縁膜と、前
記第３の絶縁膜を挟んで前記第２の活性層と重なるよう
に形成された第３の電極と、前記第３の電極及び前記第
２の活性層を覆うように形成された第４の絶縁膜と、前
記第４の絶縁膜上に形成された第４の電極とから構成さ
れ、前記第３の電極をメインゲート電極としかつ前記第
４の電極をサブゲート電極とする第２の薄膜トランジス
タとを同一の絶縁性基板及び同一の絶縁膜のうちの一方
に有し、前記第２の絶縁膜及び前記第３の絶縁膜を同一
層内に形成したことを特徴とする高耐圧薄膜トランジス
タ。 - 【請求項２】 前記第１の絶縁膜の膜厚をｄ１ｍとし、
前記第２の絶縁膜の膜厚をｄ１ｓとし、前記第３の絶縁
膜の膜厚をｄ２ｍとし、前記第４の絶縁膜の膜厚をｄ２
ｓとする時、ｄ１ｓ＞ｄ１ｍかつｄ２ｓ＞ｄ２ｍである
ことを特徴とする請求項１記載の高耐圧薄膜トランジス
タ。 - 【請求項３】 前記第２の電極及び前記第３の電極を同
一層内に形成するようにしたことを特徴とする請求項１
または請求項２記載の高耐圧薄膜トランジスタ。 - 【請求項４】 各々異なる駆動電圧で動作する第１及び
第２の薄膜トランジスタからなる高耐圧薄膜トランジス
タの製造方法であって、前記第１の薄膜トランジスタの
第１のソース領域及び第１のドレイン領域と前記第２の
薄膜トランジスタの第２のソース領域及び第２のドレイ
ン領域とを同一の絶縁性基板及び同一の絶縁膜のうちの
一方の上に形成する工程と、前記第１のソース領域及び
前記第１のドレイン領域と同一層に第１の活性層を形成
しかつ前記第２のソース領域及び前記第２のドレイン領
域と同一層に第２の活性層を形成する工程と、前記第１
活性層を覆うように第１の絶縁膜を形成する工程と、前
記第１の絶縁膜を挟んで前記第１の活性層に重なるよう
に第１の電極を形成する工程と、前記第１の電極及び前
記第１の活性層を覆うように第２の絶縁膜を形成しかつ
前記第２の活性層を覆うように第３の絶縁膜を形成する
工程と、前記第２の絶縁膜上に第２の電極を形成しかつ
前記第３の絶縁膜を挟んで前記第２の活性層と重なるよ
うに第３の電極を形成する工程と、前記第３の電極及び
前記第２の活性層を覆うように第４の絶縁膜を形成する
工程と、前記第４の絶縁膜上に第４の電極を形成する工
程とを有し、前記第１の電極を前記第１の薄膜トランジ
スタのメインゲート電極としかつ前記第２の電極を前記
第１の薄膜トランジスタのサブゲート電極とするととも
に、前記第３の電極を前記第２の薄膜トランジスタのメ
インゲート電極としかつ前記第４の電極を前記第２の薄
膜トランジスタのサブゲート電極とするようにしたこと
を特徴とする高耐圧薄膜トランジスタの製造方法。 - 【請求項５】 前記第１の絶縁膜の膜厚をｄ１ｍとし、
前記第２の絶縁膜の膜厚をｄ１ｓとし、前記第３の絶縁
膜の膜厚をｄ２ｍとし、前記第４の絶縁膜の膜厚をｄ２
ｓとする時、ｄ１ｓ＞ｄ１ｍかつｄ２ｓ＞ｄ２ｍとする
ことを特徴とする請求項４記載の高耐圧薄膜トランジス
タの製造方法。 - 【請求項６】 前記第２の絶縁膜及び前記第３の絶縁膜
を同一層内に形成するようにしたことを特徴とする請求
項４または請求項５記載の高耐圧薄膜トランジスタの製
造方法。 - 【請求項７】 前記第２の電極及び前記第３の電極を同
一層内に形成するようにしたことを特徴とする請求項４
から請求項６のいずれか記載の高耐圧薄膜トランジスタ
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03530098A JP3358526B2 (ja) | 1998-02-18 | 1998-02-18 | 高耐圧薄膜トランジスタの駆動方法 |
| TW088102051A TW415072B (en) | 1998-02-18 | 1999-02-10 | High voltage resistant TFT and fabrication method therefor |
| KR1019990004995A KR100326832B1 (ko) | 1998-02-18 | 1999-02-12 | 고전압 박막 트랜지스터 및 그 제조방법 |
| US09/251,455 US6133609A (en) | 1998-02-18 | 1999-02-17 | High-voltage thin-film transistor with sub-gate elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03530098A JP3358526B2 (ja) | 1998-02-18 | 1998-02-18 | 高耐圧薄膜トランジスタの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233786A true JPH11233786A (ja) | 1999-08-27 |
| JP3358526B2 JP3358526B2 (ja) | 2002-12-24 |
Family
ID=12437937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03530098A Expired - Fee Related JP3358526B2 (ja) | 1998-02-18 | 1998-02-18 | 高耐圧薄膜トランジスタの駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6133609A (ja) |
| JP (1) | JP3358526B2 (ja) |
| KR (1) | KR100326832B1 (ja) |
| TW (1) | TW415072B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253596A (ja) * | 2003-02-20 | 2004-09-09 | Nec Corp | 薄膜トランジスタ基板およびその製造方法 |
| JP2005093977A (ja) * | 2003-09-15 | 2005-04-07 | Ind Technol Res Inst | 電解放出ディスプレイの薄膜トランジスタ装置 |
| JP2017188535A (ja) * | 2016-04-04 | 2017-10-12 | 株式会社ジャパンディスプレイ | 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 |
| JP2023037612A (ja) * | 2021-09-03 | 2023-03-15 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ基板およびそれを含む表示装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2358083B (en) * | 2000-01-07 | 2004-02-18 | Seiko Epson Corp | Thin-film transistor and its manufacturing method |
| KR101056229B1 (ko) * | 2009-10-12 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 |
| KR20130128148A (ko) | 2012-05-16 | 2013-11-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그를 구비하는 화소회로 |
| CN104078469B (zh) * | 2014-06-17 | 2017-01-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法，显示面板、显示装置 |
| KR20210123003A (ko) * | 2020-04-02 | 2021-10-13 | 엘지디스플레이 주식회사 | 산화물 반도체 박막 트랜지스터 및 그 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362924A (ja) * | 1990-09-05 | 1992-12-15 | Seiko Instr Inc | 平板型光弁基板用半導体集積回路装置 |
| JPH0582754A (ja) * | 1991-09-18 | 1993-04-02 | Sony Corp | ２層ゲート構造の半導体装置およびスタテイツクｒａｍ |
| JPH0590586A (ja) * | 1991-09-30 | 1993-04-09 | Nec Corp | 薄膜トランジスタ |
| JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
| JPH0996835A (ja) * | 1995-09-29 | 1997-04-08 | Toshiba Corp | 薄膜半導体装置及び液晶表示装置 |
-
1998
- 1998-02-18 JP JP03530098A patent/JP3358526B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-10 TW TW088102051A patent/TW415072B/zh not_active IP Right Cessation
- 1999-02-12 KR KR1019990004995A patent/KR100326832B1/ko not_active IP Right Cessation
- 1999-02-17 US US09/251,455 patent/US6133609A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362924A (ja) * | 1990-09-05 | 1992-12-15 | Seiko Instr Inc | 平板型光弁基板用半導体集積回路装置 |
| JPH0582754A (ja) * | 1991-09-18 | 1993-04-02 | Sony Corp | ２層ゲート構造の半導体装置およびスタテイツクｒａｍ |
| JPH0590586A (ja) * | 1991-09-30 | 1993-04-09 | Nec Corp | 薄膜トランジスタ |
| JPH05335573A (ja) * | 1992-06-03 | 1993-12-17 | Casio Comput Co Ltd | 薄膜半導体装置 |
| JPH0996835A (ja) * | 1995-09-29 | 1997-04-08 | Toshiba Corp | 薄膜半導体装置及び液晶表示装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253596A (ja) * | 2003-02-20 | 2004-09-09 | Nec Corp | 薄膜トランジスタ基板およびその製造方法 |
| JP2005093977A (ja) * | 2003-09-15 | 2005-04-07 | Ind Technol Res Inst | 電解放出ディスプレイの薄膜トランジスタ装置 |
| JP2017188535A (ja) * | 2016-04-04 | 2017-10-12 | 株式会社ジャパンディスプレイ | 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法 |
| JP2023037612A (ja) * | 2021-09-03 | 2023-03-15 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ基板およびそれを含む表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3358526B2 (ja) | 2002-12-24 |
| KR100326832B1 (ko) | 2002-03-04 |
| KR19990072640A (ko) | 1999-09-27 |
| TW415072B (en) | 2000-12-11 |
| US6133609A (en) | 2000-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2666103B2 (ja) | 薄膜半導体装置 | |
| US6844578B2 (en) | Semiconductor integrated circuit device and manufacturing method therefor | |
| US20030047782A1 (en) | Complementary MOS semiconductor device | |
| JPH1174541A (ja) | ディスプレイ基板の製造方法 | |
| JP2006332400A (ja) | 薄膜半導体装置およびその製造方法 | |
| JP3548237B2 (ja) | 薄膜トランジスタ | |
| US6642591B2 (en) | Field-effect transistor | |
| JP2006229185A (ja) | 薄膜トランジスタ基板、その製造方法、半導体装置及び液晶表示装置 | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3358526B2 (ja) | 高耐圧薄膜トランジスタの駆動方法 | |
| JPH1065176A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2722890B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2005311037A (ja) | 半導体装置およびその製造方法 | |
| JPH1197699A (ja) | 薄膜トランジスタ | |
| JPH0637314A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3061907B2 (ja) | 半導体装置及びその製造方法 | |
| KR20030025611A (ko) | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 | |
| JP4323037B2 (ja) | 薄膜半導体装置 | |
| JP3102412B2 (ja) | 高耐圧薄膜トランジスタ | |
| JP5414712B2 (ja) | 半導体装置 | |
| JPH05218429A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP2001320062A (ja) | 薄膜トランジスタおよびその製造方法並びに液晶表示装置 | |
| JP2005064049A (ja) | 薄膜トランジスタ及びその形成方法及びこの薄膜トランジスタを用いて構成される回路及び表示装置 | |
| JP2004029825A (ja) | 液晶表示装置 | |
| JP2009272479A (ja) | 半導体装置、集積回路及び表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071011 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081011 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091011 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101011 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111011 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111011 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111011 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121011 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121011 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131011 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |