JP2001320062A

JP2001320062A - 薄膜トランジスタおよびその製造方法並びに液晶表示装置

Info

Publication number: JP2001320062A
Application number: JP2001079800A
Authority: JP
Inventors: Atsushi Yoshinouchi; 淳芳之内
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-03-21
Filing date: 2001-03-21
Publication date: 2001-11-16

Abstract

(57)【要約】【課題】ＴＦＴのオフ電流を低くし信頼性を高くす
る。また、ＴＦＴを製造工程を複雑にすることなく作製
できるようにする。【解決手段】上記課題を解決するために、本発明は、
半導体層とゲート電極８との間に形成されるゲート絶縁
膜が、ソース領域５ａとドレイン領域５ｂとの間の半導
体層部分の上で、膜厚の異なる第１部分６ａと第２部分
６ｂとを有している。よって、ソース領域５ａとドレイ
ン領域５ｂとで挟まれているチャネル領域に部分的にゲ
ート電圧印加による影響を受けにくい領域が形成され、
ソース／ドレイン間に印加された電圧がドレイン端に集
中せずに分割される。また、この領域で電界が緩和さ
れ、ソース／ドレイン間にかかる電界の急峻的に高くな
る部分の発生が緩和される

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
ックス液晶ディスプレイ等の表示装置に好適に用いられ
る薄膜トランジスタおよびその製造方法、並びに薄膜ト
ランジスタを用いた液晶表示装置に関する。

【０００２】

【従来の技術】近年、液晶ディスプレイやイメージセン
サ等の表示装置に用いられる外部実装駆動回路をディス
プレイやイメージセンサ等と同一基板上に作り込むこと
が行われている。そのために、透明絶縁性基板上に薄膜
トランジスタ（以下、ＴＦＴと称する。）を作製する必
要が高まってきている。この場合、大面積のガラス基板
を使用することが可能なように、６００℃以下のプロセ
ス温度でＴＦＴの作製を行う必要がある。

【０００３】一般にＴＦＴの特性は、チャネルとなる半
導体膜の状態と、半導体膜とゲート絶縁膜との界面の状
態とに非常に大きく影響され、プロセス温度が高いほど
改善される傾向にある。したがって、上述した６００℃
以下のプロセス温度では良好な特性を得ることが困難で
ある。特に、アクティブマトリックス液晶ディスプレイ
における絵素部にＴＦＴを用いる場合、逆バイアス時の
オフ電流を低く抑える必要があるが、通常のＴＦＴ構造
ではオフ電流を低減させることが困難である。

【０００４】この理由として、高濃度にドープされたド
レイン領域の端では空乏層領域が狭く高電界がかかり、
その結果、空乏層領域のｐｏｌｙ−Ｓｉの結晶欠陥準位
を介して電流が流れるというモデルが提唱されている
（ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥ
ＣＴＲＯＮＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−３２，Ｎ
Ｏ．９，ＳＥＰＴＥＭＢＥＲ１９８５）。

【０００５】上記の問題点を解決するための具体例とし
ては、一般には以下の３つの構造が知られている。その
一つは、特公平３−３４６６９号に開示されている図１
５に示すようなオフセットゲート構造である。他の一つ
は、特公平３−３８７５５号に開示されている図１６に
示すようなＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒ
ａｉｎ）構造であり、残る一つは特公平５−４４１９５
号や特公平５−４４１９６号に開示されている図１７に
示すようなデュアルゲート構造（またはマルチゲート構
造）である。このような構造とすることにより、ドレイ
ン端にかかる電界を緩和してオフ電流を低減している。

【０００６】なお、図１５のオフセットゲート構造は、
基板１０１の上に半導体層が形成され、更にその半導体
層の上に形成されたゲート絶縁膜１０７の上にゲート電
極１０８が形成されており、上記半導体層がゲート電極
１０８の下方部分をＴＦＴのチャネル部となる活性層１
０２となし、その両側を不純物が導入されていないオフ
セット部１０３となし、更にオフセット部１０３の外側
を不純物が多量に導入されて低抵抗となっているソース
／ドレイン領域１０５となした構成となっている。

【０００７】図１６のＬＤＤ構造は、基板１０１上に半
導体層が形成され、更にその半導体層の上に形成された
ゲート絶縁膜１０７の上にゲート電極１０８が形成され
ており、上記半導体層がゲート電極１０８の下方部分を
ＴＦＴのチャネル部となる活性層１０２となし、活性層
１０２の両側を不純物が微量に導入されているＬＤＤ部
１０４となし、更にＬＤＤ部１０４の外側を不純物が多
量に導入されて低抵抗となっているソース／ドレイン領
域１０５となした構成となっている。

【０００８】図１７のデュアルゲート構造は、基板１０
１上に半導体層が形成され、更にその半導体層の上に形
成されたゲート絶縁膜１０７の上にゲート電極１０８が
２つ形成されており、上記半導体層が両ゲート電極１０
８の下方部分をＴＦＴのチャネル部となる活性層１０２
となし、他の部分を不純物が多量に導入されて低抵抗と
なっているソース／ドレイン領域１０５となした構成と
なっている。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た３つの構造においては、以下のような問題があった。
上記オフセットゲート構造については、図１５に示すよ
うに、オフセット部１０３の長さであるオフセット長Ｌ
_offが長くなると、オフ電流だけでなくオン電流も極端
に低下するので、Ｌ_offの長さ変動により素子特性が大
きく変化するという問題がある。また、オフセット部１
０３のように不純物のドーピングされていない部分を形
成するためにはマスキングが必要であり、そのマスキン
グのための位置合わせにズレが生じる。つまり、マスキ
ングの方法としては、フォトレジストを用いてフォトリ
ソグラフィーにより形成する方法や絶縁膜をエッチング
する方法などがあるが、これらの方法は、自己整合によ
りマスキングを行うものではないので、位置合わせにズ
レが生じる。その結果として、ＴＦＴの特性にばらつき
が生じるという問題がある。更に、マスキングを自己整
合的に行う場合は、ゲート電極の側壁にサイドウォール
と称される絶縁膜を形成する必要があり、歩留りの低下
とコストアップの原因となる。その理由は、サイドウォ
ールは、通常、絶縁膜を成膜した後、異方性エッチング
を行うことにより形成されるので、成膜工程とエッチン
グ工程とが増加するからである。また、サイドウォール
を用いて形成されるオフセット長Ｌ_offは成膜した絶縁
膜の膜厚程度であり、通常３００〜５００ｎｍ程度の短
いものになってしまうので十分なオフ電流の低減効果が
得られない場合がある。そして、更に、このオフセット
ゲート構造のＴＦＴは、オフセット部１０３の活性層の
抵抗変化が素子特性の変化となって現れるので信頼性が
低く、特性劣化が生じる場合が多い。

【００１０】また、上記ＬＤＤ構造においては、信頼性
の点では優れているが、マスキングを必要とするので上
述のオフセット構造のＴＦＴと同様の問題があり、ま
た、不純物のドーピング濃度が低いＬＤＤ領域１０４を
形成するためのドーピング工程を追加する必要があるの
で、さらに工程が複雑になるという問題がある。

【００１１】また、上記デュアルゲート構造において
は、多少の効果はあるものの十分にオフ電流を低減でき
ないという問題がある。

【００１２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、オフ電流が低く信頼性が
高い薄膜トランジスタ、およびその薄膜トランジスタを
製造工程を複雑にすることなく作製することができる薄
膜トランジスタの製造方法、並びに表示品位が高く信頼
性が高い、その薄膜トランジスタを用いた液晶表示装置
を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の薄膜トランジス
タは、ソース領域とドレイン領域とを有する半導体層上
に形成されたゲート絶縁膜の上にゲート電極が形成さ
れ、該ソース領域とドレイン領域との間の半導体層部分
の上のゲート絶縁膜が、第１の膜厚の第１部分と、該第
１の膜厚とは異なる第２の膜厚の第２部分とを有し、そ
のことにより上記目的が達成される。

【００１４】本発明の薄膜トランジスタにおいて、前記
第２部分が、前記第１部分の１．２倍〜８．０倍の膜厚
である構成とすることができる。

【００１５】本発明の薄膜トランジスタにおいて、前記
第２部分は、第１の膜厚の絶縁膜と、該第１の膜厚の
０．２〜７．０倍の膜厚からなる絶縁膜との積層構造か
らなる構成とすることができる。

【００１６】本発明の薄膜トランジスタの製造方法は、
ソース領域とドレイン領域とを有する半導体層上に形成
されたゲート絶縁膜の上にゲート電極が形成された薄膜
トランジスタの製造方法であって、該ソース領域とドレ
イン領域との間の半導体層部分の上のゲート絶縁膜を、
第１の膜厚の第１部分と、該第１の膜厚とは異なる第２
の膜厚の第２部分とを有するように形成するので、その
ことにより上記目的が達成される。

【００１７】本発明の薄膜トランジスタの製造方法にお
いて、前記第２部分を、前記第１部分の１．２倍〜８．
０倍の膜厚となるように形成するのが望ましい。

【００１８】本発明の薄膜トランジスタの製造方法にお
いて、前記半導体層上に第１の膜厚の絶縁膜を形成する
工程と、該第１の膜厚の絶縁膜の形成前または後に、前
記第２部分の形成領域に該第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層する工程とを含んでいて
もよい。

【００１９】本発明の薄膜トランジスタの製造方法にお
いて、前記半導体層上に第２の膜厚の絶縁膜を形成する
工程と、前記第１部分の形成領域に形成された該第２の
膜厚の絶縁膜をエッチングして厚みを薄くする工程とを
含んでいてもよい。

【００２０】本発明の液晶表示装置は、前記薄膜トラン
ジスタを絵素部に用いており、そのことにより上記目的
が達成される。

【００２１】本発明においては、ソース領域とドレイン
領域とを有する半導体層とゲート電極との間に存在する
ゲート絶縁膜が、ソース領域とドレイン領域との間の半
導体層部分の上で、膜厚の異なる第１部分と第２部分と
を有している。よって、ソース領域とドレイン領域とで
挟まれているチャネル領域に部分的にゲート電圧印加に
よる影響を受けにくい領域が形成される。この領域によ
りソース／ドレイン間に印加された電圧がドレイン端に
集中せずに分割される。また、この領域で電界が緩和さ
れるので、ソース／ドレイン間にかかる電界の急峻的に
高くなる部分の発生が緩和される。従って、逆バイアス
側のオフ電流が低減され、かつ、特性劣化の小さいＴＦ
Ｔを得ることができる。この効果を十分に得るために
は、第２の膜厚を第１の膜厚の１．２倍〜８．０倍にす
るのが望ましい。

【００２２】このような２つの膜厚部分を有するゲート
絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成
し、第２部分の形成領域に第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層して第２部分を積層構造
とすると、非常に容易に作製することができる。この場
合、第１の膜厚を有する絶縁膜と第１の膜厚の０．２〜
７．０倍の膜厚を有する絶縁膜との形成順序はいずれを
先に行ってもよい。この方法によれば、オフ電流を低く
する必要がある部分には本発明のＴＦＴを作製し、同一
基板上のオフ電流低減を必要としない部分には従来のＴ
ＦＴを共存させて作製することができる。

【００２３】また、半導体層上に第２の膜厚の絶縁膜を
形成し、第１部分の形成領域をエッチングして厚みを薄
くしても容易に作製することができる。この方法でも、
オフ電流を低くする必要がある部分には本発明のＴＦＴ
を作製し、同一基板上のオフ電流低減を必要としない部
分には従来のＴＦＴを共存させて作製することができ
る。

【００２４】このような２つの膜厚部分を有するゲート
絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形
成すると、絵素部ＴＦＴのオフ電流を低減することがで
き、表示画像の保持能力を高めて表示品位を向上させる
ことができる。また、このＴＦＴは信頼性が高いので、
液晶表示装置の信頼性も高めることができる。

【００２５】

【発明の実施の形態】以下に本発明の実施の形態につい
て、図面を参照しながら説明する。尚、以下の図につい
て同様の機能を有する部分は同じ番号を用いて示した。（実施の形態１）図１に、本実施の形態のＴＦＴの概略
断面図を示す。このＴＦＴは、基板１上に、間に半導体
層３を挟んでゲート絶縁膜７が形成され、そのゲート絶
縁膜７の上にゲート電極８が形成されている。上記ゲー
ト絶縁膜７は、ゲート電極８の下部分の中央部を除く領
域が第１の膜厚の第１部分６ａとなっており、ゲート電
極８の下部分の中央部が第１の膜厚の１．２〜８．０倍
である膜厚の第２部分６ｂとなっている。

【００２６】上記半導体層３は、ゲート電極８の下部分
であって、第２部分６ｂの下方にチャネル領域１２、第
１部分６ａの下方にチャネル領域２を有する。更に、チ
ャネル領域１２、２を挟んで両側には、不純物が高濃度
に導入されて低抵抗になっているソース領域５ａおよび
ドレイン領域５ｂとを有する。この構成のＴＦＴは、図
２（ａ）〜（ｃ）に示すような製造工程に従って作製す
ることができる。

【００２７】まず、図２（ａ）に示すように、基板１上
に半導体層３を形成する。この基板１としては、例えば
石英基板、ガラス基板、または絶縁性膜で被覆されたガ
ラス基板などを用いることができる。半導体層３として
は、非晶質シリコン、微結晶シリコン、多結晶シリコン
等の半導体膜を用いることができる。また、基板１とし
て単結晶シリコンを用いた場合には半導体層３を形成す
る必要がなく、その単結晶シリコンをそのまま半導体層
として用いることができる。さらに、半導体層は上記材
料にゲルマニウム、ニッケル、リン、ボロン、ひ素等を
含有する材料を用いて形成してもよい。

【００２８】上記半導体層３を成膜する場合には、膜厚
１０ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ（Ｃｈｅｍ
ｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やＬ
ＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣＶＤ）法等の
成膜方法により形成することができる。例えば、多結晶
シリコン膜は、ＬＰＣＶＤ法により基板温度５８０〜６
５０℃で直接基板上に成膜することができる。また、Ｌ
ＰＣＶＤ法により基板温度４００〜６００℃で成膜した
非晶質シリコン膜を真空中または不活性ガス中、５００
〜６５０℃で６〜４８時間アニールすると、一層良好な
多結晶シリコン膜が得られる。非晶質シリコン膜はプラ
ズマＣＶＤ法により形成することができ、原料ガスとし
てはＳｉＨ₄、Ｓｉ₂Ｈ₆を用いる。また、非晶質シリコ
ン膜のアニールは、ランプアニール法やレーザーアニー
ル法で行ってもよい。

【００２９】次に、半導体層３の上に絶縁膜を成膜し、
エッチングにより島状の絶縁膜６０とする。この絶縁膜
は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、プラズ
マＣＶＤ法、リモートプラズマＣＶＤ法等により成膜す
ることができ、この実施の形態では、膜厚３０〜１５０
ｎｍのＳｉＯ₂膜を形成した。その他、窒化シリコン
膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁膜を
用いてもよい。

【００３０】続いて、図２（ｂ）に示すように、島状の
絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと第１
部分６ａより膜厚が厚い第２部分６ｂとを形成する。こ
の場合における絶縁膜の成膜は、スパッタ法、常圧ＣＶ
Ｄ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモートプラ
ズマＣＶＤ法等を用いることができ、この実施の形態で
は膜厚６０〜１５０ｎｍのＳｉＯ₂膜を形成した。原料
ガスとしては、ＳｉＨ₄ガスとＯ₂ガス、またはＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ、Ｓｉ（OＣ₂Ｈ₅）₄）ガスと０₂ガス等を用いる。
その他、窒化シリコン膜、酸化タンタル膜、酸化アルミ
ニウム膜等の絶縁膜を用いてもよい。

【００３１】このようにして膜厚の厚い第２部分６ｂを
作製すると、本実施の形態のＴＦＴと従来のＴＦＴとを
同様のプロセスで非常に容易に作製することができる。
例えば、本実施の形態のＴＦＴと従来のＴＦＴとを同一
基板上に作製する場合、第１の膜厚の０．２〜７．０倍
の膜厚を有する島状絶縁膜６０をパターニングして本実
施の形態のＴＦＴの第２部分にのみ形成し、第１の膜厚
を有する絶縁膜をパターニングして本実施の形態のＴＦ
Ｔのゲート絶縁膜形成部分および従来のＴＦＴのゲート
絶縁膜形成部分に形成する。この方法により作製する
と、本実施の形態のＴＦＴと従来のＴＦＴとを容易に同
一基板上に共存させることができるので、低ＯＦＦ電流
が必要とされる部分には本実施の形態のＴＦＴを作製
し、低ＯＦＦ電流が必要とされない部分には従来のＴＦ
Ｔを作製することができる。この場合、第１の膜厚を有
する絶縁膜と、第１の膜厚の０．２〜７．０倍の膜厚を
有する絶縁膜との積層順序は、いずれを先に行ってもよ
い。以上の説明では第２部分を２層の絶縁膜の積層構造
として形成したが、第２の膜厚を有する絶縁膜をゲート
絶縁膜形成部分に成膜した後、第１部分の厚みをフォト
リソグラフィーとエッチングにより薄くしても第１部分
６ａと第２部分６ｂとを有するゲート絶縁膜７を形成す
ることができる。この場合でも、第２の膜厚の絶縁膜を
本実施の形態のＴＦＴの第２部分を残して、第１部分お
よび従来のＴＦＴのゲート絶縁膜形成部分をエッチング
することにより、本実施の形態のＴＦＴおよび従来のＴ
ＦＴを同一基板上に共存させることができる。

【００３２】次に、図２（ｃ）に示すように、ゲート電
極８を形成した後、自己整合的に不純物イオン１００を
注入し、半導体層３にソース領域５ａおよびドレイン領
域５ｂを形成する。この時、ゲート電極８下の半導体層
部分には不純物が注入されないのでチャネル領域２、１
２が形成される。この実施の形態では、不純物イオン１
００としてリンイオンを用い、エネルギー８０〜１００
ｋｅＶでドーズ量２×１０¹⁵ｉｏｎｓ／ｃｍ²の注入を
行った。注入後、不純物イオンを活性化して低抵抗化す
ることによりソース領域５ａおよびドレイン領域５ｂを
形成した。不純物イオンの活性化は、炉アニール法、ラ
ンプアニール法、レーザーアニール法や以下に示す自己
活性法を用いることができる。自己活性法は、特願平４
−３０７３５０号に記載されているイオンドーピング法
を用い、原料ガスの水素濃度を高くしてソース／ドレイ
ン領域に注入する。例えば、水素濃度が９５％のＰＨ₃
ガスを原料ガスとしてプラズマを発生させ、リンイオン
と同時に水素イオンを注入すると、水素イオンにアシス
トされて注入と同時に不純物イオンが活性化される。よ
って、不純物イオン活性化のための熱アニールが不要に
なるので、３００℃以下の低温プロセスでソース／ドレ
イン領域を形成することができ、ゲート電極材料に比較
的低融点の金属を使用することができる。例えば低融点
金属であるアルミニウムを使用することができ、アルミ
ニウムは低抵抗材料であるので低抵抗な配線を実現する
ことができる。

【００３３】以上のようにして得られる本実施の形態の
ＴＦＴの動作原理を図３（ａ）〜（ｃ）を用いて説明す
る。尚、図３（ａ）〜（ｃ）において、第１部分６ａの
膜厚をｄ1、第２部分６ｂの膜厚をｄ2とする。

【００３４】図３（ａ）のＴＦＴは、ｄ２＞＞ｄ１の
時、第２の膜厚部分６上のゲート電極８のトランジスタ
ゲートとしての作用が第１の膜厚部分７上のゲート電極
８に比べて極めて小さくなるので、近似的に図３（ｂ）
のＴＦＴと同様な動作を示す。

【００３５】図３（ｂ）のＴＦＴは、ゲート８ａおよび
ゲート８ｂの２つのゲートを備えたデュアルゲート構造
のＴＦＴであり、ソース領域５ａとドレイン領域５ｂと
の間にかかる電界を分割することにより電界を緩和する
ことができる。また、ゲート８ａとゲート８ｂの間の下
にあるチャネル層１２は不純物がドーピングされていな
い領域であるので、実質的にオフセットゲート構造とな
る。このため、ゲート８ａを有するＴＦＴのドレイン部
にオフセット部１２が形成されることになり、ドレイン
端部での電界が緩和される。このデュアルゲート構造お
よびオフセットゲート構造の２つの電界緩和効果によっ
て逆バイアス側のオフ電流が低減され、かつ、特性劣化
の小さいＴＦＴが得られる。さらに、ソース領域５ａと
ドレイン領域５ｂとが入れ替わって用いられてもゲート
２を有するＴＦＴのドレイン部にオフセット部が位置す
ることになるので、必ずいずれか一方のＴＦＴのドレイ
ン端部での電界が緩和される。特に、アクティブマトリ
ックス液晶ディスプレイの絵素部のＴＦＴは、信号状態
に応じてソース領域またはドレイン領域として機能する
必要があるので、このように必ずいずれか一方のＴＦＴ
のドレイン端部での電界が緩和される構造は非常に望ま
しいものである。

【００３６】図３（ａ）のＴＦＴは、ｄ2＞ｄ1の時、第
２の膜厚部分６上のゲート電極８が第１の膜厚部分７に
近付いてくるとＴＦＴのオン動作時にトランジスタゲー
トとしての作用が若干影響するので、近似的に図３
（ｃ）のＴＦＴと同様な動作を示す。

【００３７】図３（ｃ）のＴＦＴは、ゲート８ａおよび
ゲート８ｂの２つのゲートを備えたデュアルゲート構造
のＴＦＴであり、ソース領域５ａとドレイン領域５ｂと
の間にかかる電界を分割することにより電界を緩和する
ことができる。また、ゲート８ａとゲート８ｂの間の下
にあるチャネル層１２は不純物がドーピングされていな
い領域であるが、ＴＦＴのオン動作時にはチャネルが誘
起され易く、低濃度の不純物ドーピングがなされた領域
のような作用を示すので、実質的にＬＤＤ構造と同様な
作用を示す。このため、ゲート８ａを有するＴＦＴのド
レイン部に疑似ＬＤＤ部１２が形成されることになり、
ドレイン端部での電界が緩和される。このデュアルゲー
ト構造および疑似ＬＤＤ構造の２つの電界緩和効果によ
って逆バイアス側のオフ電流が低減され、かつ、特性劣
化の小さいＴＦＴが得られる。さらに、ソース領域５ａ
とドレイン領域５ｂとが入れ替わって用いられてもゲー
ト２を有するＴＦＴのドレイン部にオフセット部が位置
することになるので、必ずいずれか一方のＴＦＴのドレ
イン端部での電界が緩和される。特に、アクティブマト
リックス液晶ディスプレイの絵素部のＴＦＴは、信号状
態に応じてソース領域またはドレイン領域として機能す
る必要があるので、このように必ずいずれか一方のＴＦ
Ｔのドレイン端部での電界が緩和される構造は非常に望
ましいものである。さらに、この場合、ｄ２＞＞ｄ１の
時に比べてオン電流も増加させることができる。

【００３８】このように、本実施の形態のＴＦＴは、ゲ
ート絶縁膜に第２部分６ｂが形成されていることによ
り、電界を緩和して逆バイアス側のオフ電流を低減し、
かつ特性劣化の小さいＴＦＴとすることができる。ま
た、第２部分６ｂは、チャネル層２、１２とゲート電極
８とに挟まれた領域であれば、ソース領域５ａ側または
ドレイン領域５ｂ側にずれても得られる効果がほとんど
変わらないので、ＴＦＴを作製する場合の位置合わせ精
度のマージンを大きく取ることができる。

【００３９】このＴＦＴは、図４に示すように、ゲート
絶縁膜７にソース領域５およびドレイン領域５ｂに達す
るようにコンタクトホールを形成し、ソース電極５０ａ
およびドレイン電極５０ｂと接続した構成とすることが
できる。このＴＦＴのサイズは、Ｌ1＝１０μｍ、Ｌ2＝
４μｍ、Ｗ＝１５μｍとしたが、用途によって適当に設
定することができる。例えば、オン電流を増加させるた
めには、Ｌ1とＬ2との差（Ｌ1−Ｌ2）を小さくするか、
またはＷを大きくすればよい。

【００４０】（実施の形態２）図５に本実施の形態のＴ
ＦＴを示す。このＴＦＴは、第１部分６ａの１．２〜
８．０倍の膜厚を有する第２部分６ｂ、６ｂが、ソース
領域５ａおよびドレイン領域５ｂに隣接するチャネル領
域１２、１２の上に形成されている。

【００４１】このＴＦＴは、第２部分６ｂ、６ｂをソー
ス端およびドレイン端に位置するように形成することに
より実施の形態１と同様にして作製することができる。

【００４２】本実施の形態のＴＦＴは、ゲート絶縁膜に
第２部分６ｂが形成されていることにより、実施の形態
１と同様に、第２部分６ｂに接するチャネル領域１２、
１２にオフセット部または疑似ＬＤＤ部が形成されるの
で、電界を緩和して逆バイアス側のオフ電流を低減し、
かつ特性劣化の小さいＴＦＴとすることができる。（実施の形態３）図６に本実施の形態のＴＦＴを示す。
このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚
を有する第２部分６ｂ、６ｂが半導体層のソース領域５
ａおよびドレイン領域５ｂに隣接する半導体層上にゲー
ト電極８の内側から外側にかけて形成されている。ま
た、ゲート電極８の外側の第２部分６ｂ、６ｂの下は不
純物濃度が低いＬＤＤ領域４ａ、４ｂとなっている。

【００４３】このＴＦＴは、図７（ａ）〜（ｃ）に示す
ような製造工程に従って作製することができる。

【００４４】まず、図７（ａ）に示すように、基板１上
に半導体層３を形成する。この基板１としては、例え
ば、石英基板、ガラス基板または絶縁性膜で被覆された
ガラス基板などを用いることができる。半導体層３とし
ては、非晶質シリコン、微結晶シリコン、多結晶シリコ
ン等の半導体膜を用いることができる。また、基板１と
して単結晶シリコンを用いた場合には半導体層３を形成
する必要がなく、その単結晶シリコンをそのまま半導体
層として用いることができる。さらに、半導体層は上記
材料にゲルマニウム、ニッケル、リン、ボロン、ひ素等
を含有する材料を用いて形成してもよい。

【００４５】半導体層３を成膜する場合には、膜厚１０
ｎｍ〜２００ｎｍの膜をプラズマＣＶＤ法やＬＰＣＶＤ
法等の成膜方法により形成することができる。例えば、
多結晶シリコン膜は、ＬＰＣＶＤ法により基板温度５８
０〜６５０℃で直接基板上に成膜することができる。ま
た、ＬＰＣＶＤ法により基板温度４００〜６００℃で成
膜した非晶質シリコン膜を真空中または不活性ガス中、
５００〜６５０℃で６〜４８時間アニールすると、一層
良好な多結晶シリコン膜が得られる。非晶質シリコン膜
はプラズマＣＶＤ法により形成することができ、原料ガ
スとしてはＳｉＨ₄、Ｓｉ₂Ｈ₆を用いる。また、非晶質
シリコン膜のアニールは、ランプアニール法やレーザー
アニール法で行ってもよい。

【００４６】次に、半導体層３の上に絶縁膜を成膜し、
エッチングにより島状の絶縁膜６０、６０とする。この
絶縁膜は、スパッタ法、常圧ＣＶＤ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法、リモートプラズマＣＶＤ法等により
成膜することができ、この実施の形態では、膜厚３０〜
１５０ｎｍのＳｉＯ₂膜を形成した。その他、窒化シリ
コン膜、酸化タンタル膜、酸化アルミニウム膜等の絶縁
膜を用いてもよい。

【００４７】続いて、図７（ｂ）に示すように、島状の
絶縁膜６０の上に絶縁膜を成膜して第１部分６ａと、第
１部分６ａより膜厚が厚い第２部分６ｂ、６ｂとを有す
る絶縁膜を形成する。この絶縁膜は、スパッタ法、常圧
ＣＶＤ法、ＬＰＣＶＤ法、プラズマＣＶＤ法、リモート
プラズマＣＶＤ法等により成膜することができ、この実
施の形態では膜厚６０〜１５０ｎｍのＳｉＯ₂膜を形成
した。原料ガスとしては、ＳｉＨ₄ガスとＯ₂ガス、また
はＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓ
ｉｌｉｃａｔｅ、Ｓｉ（０Ｃ₂Ｈ₅）₄）ガスと０₂ガス等
を用いる。その他、窒化シリコン膜、酸化タンタル膜、
酸化アルミニウム膜等の絶縁膜を用いてもよい。以上の
説明では第２部分を２層の絶縁膜の積層構造として形成
したが、第２の膜厚の絶縁膜をゲート絶縁膜形成部分に
成膜した後、第１部分の厚みをフォトリソグラフィーと
エッチングにより薄くしても第１部分６ａと第２部分６
ｂ、６ｂとを有するゲート絶縁膜を形成することができ
る。

【００４８】次に、図７（ｃ）に示すように、ゲート電
極８を形成した後、自己整合的に不純物イオン１００を
注入し、半導体層３にソース領域５ａおよびドレイン領
域５ｂを形成する。この時、ゲート電極８下の半導体層
部分は不純物が注入されないのでチャネル領域２、１２
が形成される。また、ゲート電極８の外側の第２部分６
ｂ、６ｂの下は第１部分６ａに比べて不純物が注入され
にくいので、不純物濃度が低いＬＤＤ領域４ａ、４ｂと
なる。この実施の形態では、不純物イオン１００として
リンイオンを用い、エネルギー８０〜１００ｋｅＶでド
ーズ量２×１０ ¹⁵ｉｏｎｓ／ｃｍ²の注入を行った。注
入後、不純物イオンを活性化して低抵抗化することによ
りソース領域およびドレイン領域を形成した。不純物イ
オンの活性化は、炉アニール法、ランプアニール法、レ
ーザーアニール法や自己活性法を用いることができる。

【００４９】本実施の形態のＴＦＴは、ゲート絶縁膜に
第２部分６ｂ、６ｂが形成されていることにより、実施
の形態１と同様に、第２部分６ｂに接するチャネル領域
１２にオフセット部または疑似ＬＤＤ部が形成されるの
で、電界を緩和して逆バイアス側のオフ電流を低減し、
かつ特性劣化の小さいＴＦＴとすることができる。ま
た、ソース領域５ａおよびドレイン領域５ｂに不純物イ
オンを注入する際にソース領域５ａおよびドレイン領域
５ｂより高抵抗なＬＤＤ領域４ａ、４ｂが形成されるの
で、さらにソース／ドレイン端部での電界を緩和するこ
とができ、逆バイアス側のオフ電流を低減し、かつ特性
劣化の小さいＴＦＴとすることができる。（実施の形態４）図８に本実施の形態のＴＦＴを示す。
このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚
を有する第２部分６ｂが、半導体層３のドレイン領域５
ｂに隣接するチャネル領域１２上に形成されている。

【００５０】このＴＦＴは、第２部分６ｂをドレイン端
に位置するように形成することにより実施の形態１と同
様にして作製することができる。

【００５１】本実施の形態のＴＦＴは、ゲート絶縁膜に
第２部分６ｂが形成されていることにより、実施の形態
１と同様に、第２部分６ｂに接するチャネル領域１２に
オフセット部または疑似ＬＤＤ部が形成されるので、電
界を緩和して逆バイアス側のオフ電流を低減し、かつ特
性劣化の小さいＴＦＴとすることができる。このＴＦＴ
は、第２部分６ｂが電界強度の高まるドレイン端部にの
み位置しているので、ソース端およびドレイン端の両方
に形成された実施の形態２のＴＦＴとは異なり、オン電
流が大きくとれるがソース／ドレインが場合によって入
れ換わる液晶ディスプレイの絵素部ＴＦＴには用いにく
いという違いがある。（実施の形態５）図９に本実施の形態のＴＦＴを示す。
このＴＦＴは、第１部分６ａの１．２〜８．０倍の膜厚
を有する第２部分６ｂが、半導体層３のドレイン領域５
ｂに隣接するチャネル領域１２上にゲート電極８の内側
から外側にかけて形成されている。また、ゲート電極８
の外側の第２部分６ｂの下は不純物濃度が低いＬＤＤ領
域４ｂとなっている。

【００５２】このＴＦＴは、第２部分６ｂをドレイン端
に位置するように形成することにより実施の形態３と同
様にして作製することができる。

【００５３】本実施の形態のＴＦＴは、ゲート絶縁膜７
に第２部分６ｂが形成されていることにより、実施の形
態１と同様に、第２部分６ｂに接するチャネル領域１２
にオフセット部または疑似ＬＤＤ部が形成されるので、
電界を緩和して逆バイアス側のオフ電流を低減し、かつ
特性劣化の小さいＴＦＴとすることができる。また、ソ
ース領域５ａおよびドレイン領域５ｂに不純物イオンを
注入する際にソース領域５ａおよびドレイン領域５ｂよ
り高抵抗なＬＤＤ領域４ｂが形成されるので、さらにソ
ース／ドレイン端部での電界を緩和することができ、逆
バイアス側のオフ電流を低減し、かつ特性劣化の小さい
ＴＦＴとすることができる。このＴＦＴは、第２部分６
ｂが電界強度の高まるドレイン端部にのみ位置している
ので、ソース端およびドレイン端の両方に形成された実
施の形態３のＴＦＴとは異なり、オン電流が大きくとれ
るがソース／ドレインが場合によって入れ換わる液晶デ
ィスプレイの絵素部ＴＦＴには用いにくいという違いが
ある。（実施の形態６）図１０に本実施の形態のＴＦＴを示
す。このＴＦＴは、第１部分６ａの１．２〜８．０倍の
膜厚を有する第２部分６ｂが、ソース領域５ａおよびド
レイン領域５ｂの間でゲート電極８の下のチャネル層１
２部分の上に形成されている。この第２部分６ｂは、第
１の膜厚の絶縁膜６ｄと、第１の膜厚の０．２〜７．０
倍の膜厚からなる絶縁膜６ｃとの積層構造からなってい
る。この絶縁膜６ｃと６ｄとは同一材料で形成してもよ
く、別材料で形成してもよい。また、積層順序もどちら
が下に形成されていてもよい。

【００５４】このＴＦＴは、実施の形態１と同様に図２
に示した方法により作製することができる。

【００５５】本実施の形態のＴＦＴは、ゲート絶縁膜に
第２部分６ｂが形成されていることにより、実施の形態
１と同様に、第２部分６ｂに接するチャネル領域１２、
１２にオフセット部または疑似ＬＤＤ部が形成されるの
で、電界を緩和して逆バイアス側のオフ電流を低減し、
かつ特性劣化の小さいＴＦＴとすることができる。ま
た、第２部分６ｂは、チャネル層２、１２とゲート電極
８とに挟まれた領域であれば、ソース領域５ａ側または
ドレイン領域５ｂ側にずれても得られる効果がほとんど
変わらないので、ＴＦＴを作製する場合の位置合わせ精
度のマージンを大きく取ることができる。

【００５６】図１１は、以上のようにして得られた実施
の形態１のＮ型ＴＦＴについて、膜厚の薄い第１部分６
ａに対する膜厚の厚い第２部分６ｂの膜厚比Ｒを変化さ
せて逆バイアス時のオフ電流を測定した結果を示す。
尚、オフ電流は、ドレイン／ソース電圧ＶDS＝１４Ｖ、
ゲート電圧ＶG＝−３．５Ｖにおけるドレイン電流ＩDを
測定した。トランジスタサイズはＬ1／Ｗ＝１０μｍ／
１０μｍとし、半導体層上でゲート電極８の内側に形成
された第２部分６ｂの長さＬ2は４μｍとした。Ｌ2が１
〜６μｍの範囲では、オフ電流には大きな差はなかっ
た。

【００５７】この図から理解されるように、膜厚比Ｒ＝
１．２の時に１桁程度の効果が現れ、Ｒ＝１．５の時に
は２桁以上の顕著な効果が現れる。Ｒ＝４程度まではオ
フ電流が単調に減少し、Ｒ≧５では効果が飽和する。従
って、第２部分６ｂは第１部分６ａの１．２倍以上の膜
厚とするのが望ましい。また、Ｒ≧５以上ではオフ電流
が飽和しているが効果は得られる。しかし、Ｒ＞８では
第２部分６ｂが非常に厚くなって作製効率が悪くなる上
に、第２部分の上に形成するゲート電極８のステップカ
バレッジが困難になるので好ましくない。例えば、絶縁
耐圧や歩留りを十分確保したゲート絶縁膜を得るために
は、第１の膜厚は５０〜１５０ｎｍ程度で形成する必要
がある。よって、Ｒ＝８では第２の膜厚は４００〜１２
００ｎｍになって作製効率が悪くスループットが低下す
る。また、第２の膜厚が４００〜１２００ｎｍとなる
と、その上に形成するゲート電極８のステップカバレッ
ジが困難になって、第２の膜厚以上のゲート電極を形成
する必要が生じる。従って、本発明のＴＦＴにより実質
的な効果を得るためには、１．２≦Ｒ≦８．０であるの
が望ましい。さらに、図１１によれば、効果が非常に効
率よく現れるのはＲが１．５〜４．０の時であるので、
特に１．５≦Ｒ≦４．０であるのが望ましい。また、こ
の時のＴＦＴのオン電流の低下はきわめて小さく問題な
く使用可能であった。（実施の形態７）この実施の形態では、本発明のＴＦＴ
を絵素部に用いた液晶表示装置を示す。

【００５８】図１２は本実施の形態の液晶表示装置の構
成図であり、図１３はディスプレイ部の斜視図であり、
図１４はディスプレイ部の断面図である。この液晶表示
装置は、図１２に示すように、ディスプレイ部１００１
にゲート線１００４およびデータ線１００５が互いに交
差して形成され、各交差部近傍にはＴＦＴ１００６が液
晶部１００７および補助容量１００８に接続して形成さ
れている。ディスプレイ部１００１の周辺にはゲート線
駆動回路１００２およびデータ線駆動回路１００３が設
けられ、各々ゲート線１００４およびデータ線１００５
によりＴＦＴ１００６と接続されている。

【００５９】図１３に示すように、ＴＦＴ１００６、走
査線１００４、データ線１００５および画素電極２００
７は基板２００１上に形成されており、ＴＦＴ１００６
のゲート電極８がゲート線１００４と接続され、ソース
領域５ａ（図１４参照）がデータ線１００５と接続さ
れ、ドレイン領域５ｂ（図１４参照）はコンタクト用バ
ッファ金属３００９を介して画素電極２００７と接続さ
れている。この基板２００１には、さらに液晶配向膜３
０１２が形成され、共通電極２００８、カラーフィルタ
ー２００９および第２の液晶配向膜３０１５が形成され
た対向基板２００２と対向配設されている。両基板の間
隙には液晶層２００３が設けられて液晶パネルとなって
おり、画素電極２００７と共通電極２００８との対向部
分が各絵素（液晶部１００７）となっている。

【００６０】液晶パネルの両外側には偏光板２０１０、
２０１１が設けられ、基板２００１側から白色光２０１
２が照射されて透過光が表示される。ＴＦＴ１００６
は、基板２００１上にソース領域５ａ、ドレイン領域５
ｂおよびチャネル領域２、１２を有する半導体層が形成
され、その上にゲート絶縁膜を間に介してゲート電極８
が形成されている。ゲート電極８の上には層間絶縁膜３
００６が形成され、その上にデータ線１００５が形成さ
れている。データ線１００５は層間絶縁膜３００６に設
けられたコンタクトホールを通ってソース領域５ａに接
続されている。

【００６１】データ線１００５および補助容量用線１０
０５ａの上には第２の層間絶縁膜３００８が設けられ、
その上にコンタクト用バッファ金属３００９および画素
電極２００７が設けられている。画素電極２００７は層
間絶縁膜３００６および第２の層間絶縁膜３００８に設
けられたコンタクトホールを通り、コンタクト用バッフ
ァ金属３００９を間に介してドレイン領域５ｂに接続さ
れている。また、補助容量用線１００５と第２の層間絶
縁膜３００６と画素電極２００７の重畳部分は補助容量
部１００８となっている。さらにその上に保護膜３０１
１および液晶配向膜３０１２が形成されている。

【００６２】ＴＦＴ１００６のゲート絶縁膜は、ソース
領域５ａとドレイン領域５ｂとの間に第１部分６ａと第
１部分６ａの１．２〜８．０倍の膜厚を有する第２部分
６ｂとを有しており、ゲート電極８と半導体層との間に
形成されている。

【００６３】上記ＴＦＴ１００６は、実施の形態１〜６
で説明したように電界を緩和して逆バイアス側のオフ電
流を低減し、かつ特性劣化の小さいＴＦＴとすることが
できる。液晶表示装置の絵素部にこのようなＴＦＴを設
けることにより、表示画の保持能力を高めて表示品位を
向上させることができ、かつ信頼性の高い液晶表示装置
とすることができる。

【００６４】以上、本発明の実施の形態について説明し
たが、本発明は上記実施の形態に限定されるものではな
く、各種の変形が可能である。上記実施の形態において
は、不純物が高濃度に導入されたソース領域５ａおよび
ドレイン領域５ｂをｎ+、不純物が低濃度に導入された
ＬＤＤ領域をｎ-としてＮ型ＴＦＴについて説明した
が、Ｐ型ＴＦＴにも同様に適用することができる。ま
た、ゲート絶縁膜を構成する絶縁膜材料としては、酸化
シリコン、窒化シリコン、酸化タンタル、酸化アルミニ
ウム等、種々の絶縁膜材料を用いることができる。ゲー
ト絶縁膜の第１の膜厚、第２の膜厚、第１部分の長さＬ
1、第２部分の長さＬ2および半導体層の幅Ｗ等、ＴＦＴ
の各部分のサイズも用途によって適宜変更することがで
きる。第２部分は、ゲート電極と半導体層との間に１ヶ
所または２ヶ所形成したが、それ以上形成してもよい。

【００６５】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ゲート絶縁膜が、半導体層のソース領域とド
レイン領域との間の部分上で膜厚の異なる第１部分と第
２部分とを有しているので、チャネルの途中にゲート電
圧印加による影響を受けにくい領域が形成される。この
領域によりソース／ドレイン間に印加された電圧がドレ
イン端に集中せずに分割されるので、逆バイアス側のオ
フ電流が低減され、この領域で電界が緩和されるので、
ソース／ドレイン間にかかる電界の急峻に高い部分が緩
和されて特性劣化の小さいＴＦＴを得ることができる。
特に、第２の膜厚を第１の膜厚の１．２倍〜８．０倍に
すると、この効果が十分に得られる。

【００６６】このような２つの膜厚部分を有するゲート
絶縁膜を形成するに際し、第１の膜厚の絶縁膜を形成
し、第２部分の形成領域に第１の膜厚の０．２〜７．０
倍の膜厚を有する絶縁膜を積層して第２部分を積層構造
とすると、非常に容易に作製することができる。また、
半導体層上に第２の膜厚の絶縁膜を形成し、第１部分の
形成領域をエッチングして厚みを薄くしても容易に作製
することができる。また、これらの方法によれば、オフ
電流を低くする必要がある部分には本発明のＴＦＴを作
製し、同一基板上のオフ電流低減を必要としない部分に
は従来のＴＦＴを共存させて作製することができる。

【００６７】このような２つの膜厚部分を有するゲート
絶縁膜が形成されたＴＦＴを液晶表示装置の絵素部に形
成すると、絵素部ＴＦＴのオフ電流を低減することがで
き、表示画像の保持能力を高めて表示品位を向上させる
ことができる。また、このＴＦＴは信頼性が高いので、
液晶表示装置の信頼性も高めることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＴＦＴの概略断面図で
ある。

【図２】本発明の実施の形態１のＴＦＴの製造工程を示
す断面図である。

【図３】（ａ）、（ｂ）および（ｃ）は、本発明の実施
の形態１のＴＦＴの動作原理を説明するための断面図で
ある。

【図４】（ａ）は本発明の実施の形態１のＴＦＴの概略
平面図、（ｂ）はその断面図である。

【図５】本発明の実施の形態２のＴＦＴの概略断面図で
ある。

【図６】本発明の実施の形態３のＴＦＴの概略断面図で
ある。

【図７】（ａ）、（ｂ）および（ｃ）は、本発明の実施
の形態３のＴＦＴの製造工程を示す断面図である。

【図８】本発明の実施の形態４のＴＦＴの概略断面図で
ある。

【図９】本発明の実施の形態５のＴＦＴの概略断面図で
ある。

【図１０】本発明の実施の形態６のＴＦＴの概略断面図
である。

【図１１】本発明のＴＦＴについて、膜厚の薄い第１部
分６ａに対する膜厚の厚い第２部分６ｂとの膜厚比Ｒを
変化させて逆バイアス電圧を測定した結果を示すグラフ
である。

【図１２】本発明の一実施の形態である液晶表示装置の
構成図である。

【図１３】本発明の一実施の形態である液晶表示装置の
斜視図である。

【図１４】本発明の一実施の形態である液晶表示装置の
断面図である。

【図１５】従来のオフセットゲート構造のＴＦＴの断面
図である。

【図１６】従来のＬＤＤ構造のＴＦＴの断面図である。

【図１７】従来のデュアルゲート構造のＴＦＴの断面図
である。

【符号の説明】

１基板２チャネル領域１２チャネル領域３半導体層４ａＬＤＤ領域４ｂＬＤＤ領域５ａソース領域５ｂドレイン領域５０ａソース電極５０ｂドレイン電極６ａ第１部分６ｂ第２部分７ゲート絶縁膜８ゲート電極１００１ディスプレイ部１００２ゲート線駆動回路部１００３データ線駆動回路１００４ゲート線１００５データ線１００６ＴＦＴ１００７液晶部１００８補助容量２００１基板２００２対向基板２００３液晶層２００７画素電極２００８共通電極２００９カラーフィルター２０１０、２０１１偏光板２０１２白色光３００６層間絶縁膜３００８第２の層間絶縁膜３００９コンタクト用バッファ金属３０１１保護膜３０１２液晶配向膜３０１５第２の液晶配向膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１７Ａ

Claims

【特許請求の範囲】

【請求項１】ソース領域とドレイン領域とを有する半
導体層上に形成されたゲート絶縁膜の上にゲート電極が
形成され、該ソース領域とドレイン領域との間の半導体層部分の上
のゲート絶縁膜が、一定の膜厚の第１部分と、前記ゲート電極の内側から外
側にかけて該第１の膜厚より厚い一定の膜厚の第２部分
とを有し、かつ前記ゲート電極の外側の前記ゲート絶縁
膜の第２部分の下の半導体層は不純物濃度の低い領域を
有する薄膜トランジスタ。
【請求項２】前記第２部分が、前記第１部分の１．２
倍〜８．０倍の膜厚である請求項１に記載の薄膜トラン
ジスタ。
【請求項３】前記第２部分は、第１の膜厚の絶縁膜
と、該第１の膜厚の０．２〜７．０倍の膜厚からなる絶
縁膜との積層構造からなる請求項２に記載の薄膜トラン
ジスタ。
【請求項４】ソース領域とドレイン領域とを有する半
導体層上に形成されたゲート絶縁膜の上にゲート電極が
形成された薄膜トランジスタの製造方法であって、該ソ
ース領域とドレイン領域との間の半導体層部分の上のゲ
ート絶縁膜を、一定の膜厚の第１部分と、前記ゲート電
極の内側から外側にかけて該第１の膜厚より厚い一定の
膜厚の第２部分とを有するように形成する工程と、半導体層に自己整合的に不純物を注入し、不純物濃度の
低い領域を形成する工程と、を含む薄膜トランジスタの製造方法。
【請求項５】前記薄膜トランジスタを絵素部に用いた
ことを特徴とする請求項１、２又は３記載の半導体装
置。