JPS6336574A - 薄膜トランジスタ - Google Patents
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- polycrystalline silicon
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は，ＭＯＳ型薄膜トランジスタに係り、特に液晶
平置ディスプレイ用アクティブマトリックスに用いて好
適な薄膜トランジスタに関する。
平置ディスプレイ用アクティブマトリックスに用いて好
適な薄膜トランジスタに関する。
液晶平面ディスプレイ用アクティブマ｝ リックスに用
いろ薄膜トランジスタ（以下単にＴＰＴという）に関す
る従来技術として，「日経エレクトロニクス（１９８４
年９月１ｏ日号）」における小口、村田氏等による「商
品化された液晶ポケット書カラー・テレビ」と題する文
献に開示された技術がある。この従来技術によるＴＰＴ
＋工、チャネル領域およびソース・ドレイン領域の全て
が、多結晶シリコンに．より形成されており、さらに、
そのソース●ドレイン層を工、イオン打込み法によるド
ーピングによって形成している。
いろ薄膜トランジスタ（以下単にＴＰＴという）に関す
る従来技術として，「日経エレクトロニクス（１９８４
年９月１ｏ日号）」における小口、村田氏等による「商
品化された液晶ポケット書カラー・テレビ」と題する文
献に開示された技術がある。この従来技術によるＴＰＴ
＋工、チャネル領域およびソース・ドレイン領域の全て
が、多結晶シリコンに．より形成されており、さらに、
そのソース●ドレイン層を工、イオン打込み法によるド
ーピングによって形成している。
前記従来技術によるＴＦ’Ｔｔ工、半導体層を全て多結
晶シリコンで形成しているため、その製造時におけるプ
ロセス温度を非晶質シリコンの場合に比較して高くする
必要がある。このため、多結晶シリコン中には、水素が
ほとんど含まれず、ソース−ドレイン領域とチャネル領
域間のｐｎ接合が不完全となり、このＴＦＴＪＸ、ＴＰ
Ｔがオフとなった時のリーク電流が増加するという問題
点を有している。また、ＴＰＴの製造時において、ｐｎ
接合形成後に新たに水素を含ませる手段を導入すること
もできるが、プロセス数が増加するという点で、このよ
うな製造方法を取ることは好ましくない。さらに、前記
従来技術は、ソース・ドレイン層の不純物ドーピング法
として、イオン打込み法を採用しているため、ＴＰＴに
よる液晶平面デイスプレィ用アクティブマトリックス基
板の大画面化、高スルーブツト化が困難であるという問
題点を有する。
晶シリコンで形成しているため、その製造時におけるプ
ロセス温度を非晶質シリコンの場合に比較して高くする
必要がある。このため、多結晶シリコン中には、水素が
ほとんど含まれず、ソース−ドレイン領域とチャネル領
域間のｐｎ接合が不完全となり、このＴＦＴＪＸ、ＴＰ
Ｔがオフとなった時のリーク電流が増加するという問題
点を有している。また、ＴＰＴの製造時において、ｐｎ
接合形成後に新たに水素を含ませる手段を導入すること
もできるが、プロセス数が増加するという点で、このよ
うな製造方法を取ることは好ましくない。さらに、前記
従来技術は、ソース・ドレイン層の不純物ドーピング法
として、イオン打込み法を採用しているため、ＴＰＴに
よる液晶平面デイスプレィ用アクティブマトリックス基
板の大画面化、高スルーブツト化が困難であるという問
題点を有する。
本発明の目的を工、チャネル領域の電界効果移動度が高
く、しかも、逆方向ゲート電圧印加時のリーク電流が少
ないＴＰＴの構造を提供することにある。さらに、本発
明の他の目的は、大面積のＴＰＴによる液晶平面デイス
プレィ用アクティブマトリックス基板をも量産性よく、
低コストで容易に製造可能とするＴＰＴの構造を提供す
ることにある。
く、しかも、逆方向ゲート電圧印加時のリーク電流が少
ないＴＰＴの構造を提供することにある。さらに、本発
明の他の目的は、大面積のＴＰＴによる液晶平面デイス
プレィ用アクティブマトリックス基板をも量産性よく、
低コストで容易に製造可能とするＴＰＴの構造を提供す
ることにある。
本発明によれば、前記目的は、チャネル領域を結晶性の
良い多結晶シリコン層で形成し、次に、ソース・ドレイ
ン領域を、水素を含んだ非晶質シリコンまたは微結晶シ
リコンをドーピングガスな導入しなからデポジションし
積層して形成することにより達成されろ。
良い多結晶シリコン層で形成し、次に、ソース・ドレイ
ン領域を、水素を含んだ非晶質シリコンまたは微結晶シ
リコンをドーピングガスな導入しなからデポジションし
積層して形成することにより達成されろ。
チャネル領域を形成する結晶性の良い多結晶シリコン層
は、非晶質シリコンに比べて電界効果移動度を高める作
用が太きい。さらに、この多結晶シリコン層の上に形成
され、ソース・ドレイン層を形成する非晶質シリコン層
または微結晶シリコン層は、多量の水素を含んでいるの
で、この水素が多結晶シリコン層の結晶粒界の未結合手
と結合して、多結晶シリコン層との間に良好なｐｎ接合
を形成する。このため、ゲート電圧が逆方向に印加され
たとき、このｐｎ接合の良否によって決まるリーク電流
は、きわめて小さなものとなる。
は、非晶質シリコンに比べて電界効果移動度を高める作
用が太きい。さらに、この多結晶シリコン層の上に形成
され、ソース・ドレイン層を形成する非晶質シリコン層
または微結晶シリコン層は、多量の水素を含んでいるの
で、この水素が多結晶シリコン層の結晶粒界の未結合手
と結合して、多結晶シリコン層との間に良好なｐｎ接合
を形成する。このため、ゲート電圧が逆方向に印加され
たとき、このｐｎ接合の良否によって決まるリーク電流
は、きわめて小さなものとなる。
以下１本発明による薄膜トランジスタの一実施例７図面
について詳細に説明する。
について詳細に説明する。
第１図は本発明の第１実施例のＴＰＴの縦断面図、第２
図＋工その製造プロセス毎の縦断面図であり、両図にお
いて、１は透明絶縁基板、２瞥ユ多結晶シリコン層、３
は非晶質シリコン層、４をエゲート絶縁膜、５はゲート
電極、６４眉間絶縁膜、２０はチャネル領域、３０はソ
ース層、３１はドレイン層、７０ｔエソース電極、７１
はドレイン電極である。
図＋工その製造プロセス毎の縦断面図であり、両図にお
いて、１は透明絶縁基板、２瞥ユ多結晶シリコン層、３
は非晶質シリコン層、４をエゲート絶縁膜、５はゲート
電極、６４眉間絶縁膜、２０はチャネル領域、３０はソ
ース層、３１はドレイン層、７０ｔエソース電極、７１
はドレイン電極である。
本発明によるＴＦＴ＋工、第１図に示すように、ガラス
、石英等の透明絶縁基板１上に設けた。チャネル領域２
０を形成する結晶性のよい多結晶シリ−コン層２と、該
多結晶シリコン層２の上部に設けた。ソース層３０およ
びドレイン層３層を形成する水素を含む非晶質シリコン
層または微結晶シリコン層３と、ソース層３０とドレイ
ン層３１の間に多結晶シリコン層２と接して設けたゲー
ト絶縁膜４と、該ゲート絶縁膜の上に設けたゲート電極
５と、ソース層３０およびドレイン層３１の上に設けら
れ、これらの層３０．３１にのみ接触しているソース電
極７０およびドレイン電極７１とにより構成される。
、石英等の透明絶縁基板１上に設けた。チャネル領域２
０を形成する結晶性のよい多結晶シリ−コン層２と、該
多結晶シリコン層２の上部に設けた。ソース層３０およ
びドレイン層３層を形成する水素を含む非晶質シリコン
層または微結晶シリコン層３と、ソース層３０とドレイ
ン層３１の間に多結晶シリコン層２と接して設けたゲー
ト絶縁膜４と、該ゲート絶縁膜の上に設けたゲート電極
５と、ソース層３０およびドレイン層３１の上に設けら
れ、これらの層３０．３１にのみ接触しているソース電
極７０およびドレイン電極７１とにより構成される。
次に、このＴＰＴの製造プロセスについて、各プロセス
毎の縦断面図χ示す第２図に工り説明する。
毎の縦断面図χ示す第２図に工り説明する。
ガラスま−ｒＳ管工石英等の透明絶縁基板１に不純物を
ドーピングしないで、多結晶シリコン層２’Ｙ減圧ＣＶ
Ｄ法（基板温度６００℃）で成長させた後。
ドーピングしないで、多結晶シリコン層２’Ｙ減圧ＣＶ
Ｄ法（基板温度６００℃）で成長させた後。
フォトレジスト膜を用いて該シリコン層２′？：島状に
エツチングし、その後、将来ｎ＋層のソース・ドレイン
となる非晶質シリコン層３をプラズマＣＶＤ法（基板温
度３００℃）でｎ形不純物ンドープして形成する〔第２
図（ａ）〕。
エツチングし、その後、将来ｎ＋層のソース・ドレイン
となる非晶質シリコン層３をプラズマＣＶＤ法（基板温
度３００℃）でｎ形不純物ンドープして形成する〔第２
図（ａ）〕。
次に、チャネル領域２０となる箇所の非晶質シリコン層
３をドライエツチング法で除去し、同時にソース層３０
．ドレイン層３層をパターンニングする〔第２図（ｂ）
〕。
３をドライエツチング法で除去し、同時にソース層３０
．ドレイン層３層をパターンニングする〔第２図（ｂ）
〕。
次いで、将来ゲート絶縁膜４となるＳ、０２膜を減圧Ｃ
ＶＤ法、プラズマＣＶＤ法あるい８工光ＣＶＤ法等の低
温酸化膜形成法で形成した後、ゲート電極となる多結晶
シリコン層５を高不純物濃度に堆積し、フォトレジスト
膜をマスクとしてドライエツチング法により、ゲート領
域以外を除去する〔第２図（Ｃ）〕。
ＶＤ法、プラズマＣＶＤ法あるい８工光ＣＶＤ法等の低
温酸化膜形成法で形成した後、ゲート電極となる多結晶
シリコン層５を高不純物濃度に堆積し、フォトレジスト
膜をマスクとしてドライエツチング法により、ゲート領
域以外を除去する〔第２図（Ｃ）〕。
次に、層間絶縁膜６として、ＰＳＧ膜あるい４工Ｓ、Ｎ
＠６を全面にデポジションした後、配線のためのスルー
ホールを開ける〔第２図１ｄ）〕。
＠６を全面にデポジションした後、配線のためのスルー
ホールを開ける〔第２図１ｄ）〕。
配線用金属として、例えばｋｌ−２４８，をスパッタリ
ング法で形成した後、ソースを極７０およびドレイン電
極７１のパターンを形成する〔第２図（ｅ）〕。
ング法で形成した後、ソースを極７０およびドレイン電
極７１のパターンを形成する〔第２図（ｅ）〕。
前述した本発明の第１実施例によるＴＰＴは、チャネル
領域を形成する層に結晶性のよい多結晶シリコンを用い
ているので、電界効果移動度が大きく、また、水素を含
んだ非晶質シリコンを用いて、ソース・ドレイン層ｌ形
成するため、この層を積層する工程中に、水素が前記多
結晶シリコン層の結晶粒界に入り込み、多結晶シリコン
内の未結合手を減少させ、結果的に、ソース層３０およ
びドレイン層３１と、ノンドープの多結晶シリコン層２
との接合特性が向上したものとなる。この接合特性の向
上は、ＴＰＴのゲート電圧が逆方向に印加されたときの
リーク電流を少なくできるという効果を生じさせる。さ
らに、この実施例のＴＰＴの製造時のソース層およびド
レイン層の形成は、ドーピングガスな用いて積層して行
く方法であるため、イオン打込み法と比較して、その下
にある多結晶シリコン層に与える損傷が少なく、イオン
打込み法のとぎ（損傷を除去する目的で行われるアニー
リング工程を省略でさ、プロセスの簡略化を図ることが
できるという効果を生じる。
領域を形成する層に結晶性のよい多結晶シリコンを用い
ているので、電界効果移動度が大きく、また、水素を含
んだ非晶質シリコンを用いて、ソース・ドレイン層ｌ形
成するため、この層を積層する工程中に、水素が前記多
結晶シリコン層の結晶粒界に入り込み、多結晶シリコン
内の未結合手を減少させ、結果的に、ソース層３０およ
びドレイン層３１と、ノンドープの多結晶シリコン層２
との接合特性が向上したものとなる。この接合特性の向
上は、ＴＰＴのゲート電圧が逆方向に印加されたときの
リーク電流を少なくできるという効果を生じさせる。さ
らに、この実施例のＴＰＴの製造時のソース層およびド
レイン層の形成は、ドーピングガスな用いて積層して行
く方法であるため、イオン打込み法と比較して、その下
にある多結晶シリコン層に与える損傷が少なく、イオン
打込み法のとぎ（損傷を除去する目的で行われるアニー
リング工程を省略でさ、プロセスの簡略化を図ることが
できるという効果を生じる。
なお、前述の実施９’ｌＪ Ｖｃおいて、チャネル領域
２０を形成するためのｎ＋非非晶質シリコフコ３除去す
る工程は、多結晶シリコン層２が薄い場合に、精度よく
この非晶質シリコン層３を除去する制御が難しいと予想
されるが、ト°ライエツチング法を用いた場合、そのエ
ツチング速度を工、非晶質シリコンが多結晶シリコンに
比較して約２倍〜４倍速く行われ、この工程は、極めて
高い精度で行うことが可能である。
２０を形成するためのｎ＋非非晶質シリコフコ３除去す
る工程は、多結晶シリコン層２が薄い場合に、精度よく
この非晶質シリコン層３を除去する制御が難しいと予想
されるが、ト°ライエツチング法を用いた場合、そのエ
ツチング速度を工、非晶質シリコンが多結晶シリコンに
比較して約２倍〜４倍速く行われ、この工程は、極めて
高い精度で行うことが可能である。
Ｆ’Ｔのもう一つの典型的構造である逆スタガ型のＴＰ
Ｔに適用することも可能である。
Ｔに適用することも可能である。
第３図は、本発明χ逆スタガ型のＴＰＴに適用した第２
実施例を示す製造プロセス毎の縦断面図であり、以下こ
れについて説明する。第３図における各符号は、第１図
および第２図の場合と同じである。
実施例を示す製造プロセス毎の縦断面図であり、以下こ
れについて説明する。第３図における各符号は、第１図
および第２図の場合と同じである。
第３図に示す逆スタガ型のＴＦＴｓ工、そのゲート電極
５の位置が透明絶縁基板上にある点で、コフレナー型の
ＴＦ’Ｔと相異する。その製造プロセスは以下の通りで
ある。
５の位置が透明絶縁基板上にある点で、コフレナー型の
ＴＦ’Ｔと相異する。その製造プロセスは以下の通りで
ある。
透明絶縁基板１上にＣｒ等から成るゲート電極５ｔスパ
ツタリング法で堆積させた後パターンニングし、全面［
８，Ｏ，あろい）工Ｓ、Ｎ膜等のゲート絶縁膜４を形成
する〔第３図（ａ）〕。
ツタリング法で堆積させた後パターンニングし、全面［
８，Ｏ，あろい）工Ｓ、Ｎ膜等のゲート絶縁膜４を形成
する〔第３図（ａ）〕。
次に、減圧ＣＶＤ法等で多結晶シリコン層２を堆積させ
、所定の形にパターンニングする〔第３図（ｂ）〕。
、所定の形にパターンニングする〔第３図（ｂ）〕。
次いで、全面に将来ｎ＋層のソース層３０． ドレイ
ン層３１となる非晶質シリコン層または微結晶シリコン
層をホスフィン（ＰＨａ ） 等１： ドーパントとし
ながらプラズマＣＶＤ法で形成し、パターンニングする
〔第３図（Ｃ）〕。
ン層３１となる非晶質シリコン層または微結晶シリコン
層をホスフィン（ＰＨａ ） 等１： ドーパントとし
ながらプラズマＣＶＤ法で形成し、パターンニングする
〔第３図（Ｃ）〕。
その後、層間絶縁膜６としてＰＥＧ膜あるいはＳ、Ｎ膜
を全面にデポジションした後、配線のためのスルーホー
ルを開けろ〔第３図（ｄ）〕。
を全面にデポジションした後、配線のためのスルーホー
ルを開けろ〔第３図（ｄ）〕。
最後に配線用金属として例えば人！−２チＳ。
をスパッタリング法で形成後、ソース電極７０およびド
レイン電極７１Ｙパターンニングして形成する〔第３図
］ｅ）〕。
レイン電極７１Ｙパターンニングして形成する〔第３図
］ｅ）〕。
この本発明の第２実施例によれば、前述し′ｒＳ第１実
施例と同等の効果がある他、逆スタガ型特有の効果を有
する。この点に関して、以下第４図により説明する。
施例と同等の効果がある他、逆スタガ型特有の効果を有
する。この点に関して、以下第４図により説明する。
第４図は、ゲート電圧印加時の本発明に工ろ第１および
第２の実施例のＴＰＴの模式的な縦断面を示す図であり
、図において、Ｓはソース端子、Ｄはドレイン端子、ｑ
はゲート端子、１００警エチャネル層、７１０に！ドレ
イン接合である。
第２の実施例のＴＰＴの模式的な縦断面を示す図であり
、図において、Ｓはソース端子、Ｄはドレイン端子、ｑ
はゲート端子、１００警エチャネル層、７１０に！ドレ
イン接合である。
第４図１ａｌ 、 ｌｂ） を工、夫々、コプレナー型
および逆スタガ型のＴＰＴにおいて、ゲート端子Ｇを電
池−■ｏにより逆バイアスした場合について、チャネル
領域の状態に着目して示している。
および逆スタガ型のＴＰＴにおいて、ゲート端子Ｇを電
池−■ｏにより逆バイアスした場合について、チャネル
領域の状態に着目して示している。
ゲートが逆バイアスされている状態では、チャネル層の
ｉ層（多結晶シリコン層）に１工正孔が誘起され、見か
げ上ｐ形のチャネル層１００が杉皮される。このとき、
ドレイン側の接合７１０は逆バイアスされるが、（ａ）
のコプレナー型ではこの接合７１０がｎ ＋ ｐ接合と
なり、Ｆｂ）の逆スタガ凰で１工この接合７１０がｎ＋
ｉｐ接合となる。従って。
ｉ層（多結晶シリコン層）に１工正孔が誘起され、見か
げ上ｐ形のチャネル層１００が杉皮される。このとき、
ドレイン側の接合７１０は逆バイアスされるが、（ａ）
のコプレナー型ではこの接合７１０がｎ ＋ ｐ接合と
なり、Ｆｂ）の逆スタガ凰で１工この接合７１０がｎ＋
ｉｐ接合となる。従って。
Ｆｂ）の逆スタガ型の’Ｉ’ＦＴは、この接合７１０に
ｐチャネル層とｎ＋層との間に、低不純物濃度のｉ層が
介在している分だけ、このドレイン接合７１０の電界が
緩和され、この接合を流れろリーク電流が［ａｌのコプ
レナー型ＴＦ’Ｉ’の場合より少ないという特徴を有す
る。
ｐチャネル層とｎ＋層との間に、低不純物濃度のｉ層が
介在している分だけ、このドレイン接合７１０の電界が
緩和され、この接合を流れろリーク電流が［ａｌのコプ
レナー型ＴＦ’Ｉ’の場合より少ないという特徴を有す
る。
以上説明したように、本発明によれば、ドレイン接合を
、水素によって未結合手の少ない構造とすることができ
、逆方向ゲート電圧印加時のリーク電流を低減すること
かで２する。このリーク電流！工、従来技術によるＴＰ
ＴＩＣ比較して約１０チ程度に低減することができる。
、水素によって未結合手の少ない構造とすることができ
、逆方向ゲート電圧印加時のリーク電流を低減すること
かで２する。このリーク電流！工、従来技術によるＴＰ
ＴＩＣ比較して約１０チ程度に低減することができる。
また、ＴＰＴの製造プロセス数を最小限にすることが可
能となり、ＴＰＴの製造コストの低減および信頼性の向
上を図ることができる。さらに、本発明によれば、大面
積のＴＦＴＩ／Ｃよろ液晶平面デイスプレィ用アクティ
ブマトリックス基板をも低コストで容易に製造可能であ
る。
能となり、ＴＰＴの製造コストの低減および信頼性の向
上を図ることができる。さらに、本発明によれば、大面
積のＴＦＴＩ／Ｃよろ液晶平面デイスプレィ用アクティ
ブマトリックス基板をも低コストで容易に製造可能であ
る。
＝Ｘ図は本発明の第１実施例のＴＦ”Ｔの縦断面図、第
２図１ａ）〜（ｅ）！工その製造プロセス毎の縦断面図
、第３図＋ａ＋〜ｔｅ）は本発明の第２実施例のＴＰＴ
の製造プロセス毎の縦断面図、第４図１ａｌ 、 Ｉｂ
ｌ ｔｘゲート電圧印加時の本発明の第１および第２の
実施例のＴＰＴの模式的な縦断面図である。 １・・・・・・透明絶縁基板、２・・・・・・多結晶シ
リコン層、３・・・・・・非晶質シリコン層、４・・・
・・・ゲート絶縁膜。 ５・・・・・・ゲート電極、６・・・・・・層間絶縁膜
、２０・・・・・・チャネル領域、３０・・・・・・ソ
ース層、３１・・・・・・ドレイン層、７０・・・・・
・ソース電極％７１・・・・・・ドレイン電極。 第１図 １ ＭＬ哨絶縁基板 ２０：チャネル櫓Ｉ或
２゛り結晶ジノコ；層 ３０ ソースミ３
’ｌＰ＆簀＞’Ｊ’：Ｊン＄ ３／
’、Ｆしイ”７４４ ケート制２Ｈ７貞
７０”／−スヤ」り５ リパ二Ｉ−ｆｅｐセ
７１ ドレイシミ朴し６°層→明絶稈順 第２区 第３図
２図１ａ）〜（ｅ）！工その製造プロセス毎の縦断面図
、第３図＋ａ＋〜ｔｅ）は本発明の第２実施例のＴＰＴ
の製造プロセス毎の縦断面図、第４図１ａｌ 、 Ｉｂ
ｌ ｔｘゲート電圧印加時の本発明の第１および第２の
実施例のＴＰＴの模式的な縦断面図である。 １・・・・・・透明絶縁基板、２・・・・・・多結晶シ
リコン層、３・・・・・・非晶質シリコン層、４・・・
・・・ゲート絶縁膜。 ５・・・・・・ゲート電極、６・・・・・・層間絶縁膜
、２０・・・・・・チャネル領域、３０・・・・・・ソ
ース層、３１・・・・・・ドレイン層、７０・・・・・
・ソース電極％７１・・・・・・ドレイン電極。 第１図 １ ＭＬ哨絶縁基板 ２０：チャネル櫓Ｉ或
２゛り結晶ジノコ；層 ３０ ソースミ３
’ｌＰ＆簀＞’Ｊ’：Ｊン＄ ３／
’、Ｆしイ”７４４ ケート制２Ｈ７貞
７０”／−スヤ」り５ リパ二Ｉ−ｆｅｐセ
７１ ドレイシミ朴し６°層→明絶稈順 第２区 第３図
Claims (1)
- 【特許請求の範囲】 １、絶縁基板または半導体基体上に設けた絶縁膜上に、
ノンドープ半導体層と、ｎ＾＋層またはｐ＾＋層とを順
次積層し、該ｎ＾＋層またはｐ＾＋層をソースおよびド
レイン領域とするＭＯＳ型ＦＥＴにおいて、前記ノンド
ープ半導体層が多結晶シリコンにより構成され、前記ｎ
＾＋層またはｐ＾＋層が水素を含む非晶質シリコンまた
は微結晶シリコンにより構成されることを特徴とする薄
膜トランジスタ。 ２、前記ノンドープ半導体層の全表面に前記ｎ＾＋層ま
たはｐ＾＋層を順次積層し、該ｎ＾＋層またはｐ＾＋層
の一部を除去して、この除去部をチャネル領域とするこ
とを特徴とする前記特許請求の範囲第１項記載の薄膜ト
ランジスタ。 ３、ソースおよびドレインの各電極が、ソースおよびド
レイン領域となる前記ｎ＾＋層またはｐ＾＋層にのみ接
触していることを特徴とする前記特許請求の範囲第１項
または第２項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178888A JP2572379B2 (ja) | 1986-07-31 | 1986-07-31 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178888A JP2572379B2 (ja) | 1986-07-31 | 1986-07-31 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6336574A true JPS6336574A (ja) | 1988-02-17 |
| JP2572379B2 JP2572379B2 (ja) | 1997-01-16 |
Family
ID=16056452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178888A Expired - Fee Related JP2572379B2 (ja) | 1986-07-31 | 1986-07-31 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2572379B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994401A (en) * | 1987-01-16 | 1991-02-19 | Hosiden Electronics Co., Ltd. | Method of making a thin film transistor |
| US5061648A (en) * | 1985-10-04 | 1991-10-29 | Hosiden Electronics Co., Ltd. | Method of fabricating a thin-film transistor |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5610737A (en) * | 1994-03-07 | 1997-03-11 | Kabushiki Kaisha Toshiba | Thin film transistor with source and drain regions having two semiconductor layers, one being fine crystalline silicon |
| KR100223591B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| US6607947B1 (en) | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
| WO2006060521A1 (en) * | 2004-12-03 | 2006-06-08 | E.I. Dupont De Nemours And Company | Thin-film transistors and processes for forming the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893276A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 薄膜半導体装置 |
| JPS58219767A (ja) * | 1982-06-14 | 1983-12-21 | Matsushita Electric Ind Co Ltd | Ｍｉｓ型トランジスタの製造方法 |
| JPS60260155A (ja) * | 1984-06-06 | 1985-12-23 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
-
1986
- 1986-07-31 JP JP61178888A patent/JP2572379B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893276A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 薄膜半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6607947B1 (en) | 1990-05-29 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with fluorinated layer for blocking alkali ions |
| US5610737A (en) * | 1994-03-07 | 1997-03-11 | Kabushiki Kaisha Toshiba | Thin film transistor with source and drain regions having two semiconductor layers, one being fine crystalline silicon |
| KR100223591B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| WO2006060521A1 (en) * | 2004-12-03 | 2006-06-08 | E.I. Dupont De Nemours And Company | Thin-film transistors and processes for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2572379B2 (ja) | 1997-01-16 |
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|---|---|---|---|
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