JPH03108319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03108319A JPH03108319A JP24558189A JP24558189A JPH03108319A JP H03108319 A JPH03108319 A JP H03108319A JP 24558189 A JP24558189 A JP 24558189A JP 24558189 A JP24558189 A JP 24558189A JP H03108319 A JPH03108319 A JP H03108319A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関する。
［従来の技術］
近年、大型で高解像度の液晶表示パネル、高速で高解像
度の密着型イメージセンサ、三次元ＩＣ等への実現に向
けて、ガラス、石英等の絶縁性非晶質基板や、５ｉＯａ
等の絶縁性非晶質層上に、高性能な半導体素子を形成す
る試みが成されている。特に大型の液晶表示パネル等に
於いては、低コストの要求を満たすため、安価な低融点
ガラス上に薄膜トランジスタ（ＴＰＴ）を形成すること
が必須の要求になりつつある。従来は、低融点ガラス基
板上に形成するＴＰＴの活性層に、例えばＪｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏｌ、
８５（１０） ｐ、３９５１ （１９８９）等にみられ
るように非晶質５ｉ（ａ−８ｉ）を用いたものがあり、
ゲート絶縁膜には、ＩＥＢＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔｅｒｓ、 Ｖｏｌ、１０（６） ｐ
、２４５ （１９８９） 等に見られるようにプラズ
マ化学気相成長法（ＰＣＶＤ）を用いたもの、 Ａ
ｐｐｌ ｆｅｄＰｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏ
ｌ、５０（１７） ｐ、１１６７ （１９８７）等にみ
られるように減圧化学気相成長法（ＬＰＧＶＤ）を用い
たもの、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ Ｖ
ｏｌ、２４（３）９．１７２ （１９８８）、等にみら
れるように光化学気相成長法を用いたものがあり、いず
れも低温成膜法で作製したＳｉＯ２薄膜を用いてきた。
度の密着型イメージセンサ、三次元ＩＣ等への実現に向
けて、ガラス、石英等の絶縁性非晶質基板や、５ｉＯａ
等の絶縁性非晶質層上に、高性能な半導体素子を形成す
る試みが成されている。特に大型の液晶表示パネル等に
於いては、低コストの要求を満たすため、安価な低融点
ガラス上に薄膜トランジスタ（ＴＰＴ）を形成すること
が必須の要求になりつつある。従来は、低融点ガラス基
板上に形成するＴＰＴの活性層に、例えばＪｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏｌ、
８５（１０） ｐ、３９５１ （１９８９）等にみられ
るように非晶質５ｉ（ａ−８ｉ）を用いたものがあり、
ゲート絶縁膜には、ＩＥＢＥ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔｅｒｓ、 Ｖｏｌ、１０（６） ｐ
、２４５ （１９８９） 等に見られるようにプラズ
マ化学気相成長法（ＰＣＶＤ）を用いたもの、 Ａ
ｐｐｌ ｆｅｄＰｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ Ｖｏ
ｌ、５０（１７） ｐ、１１６７ （１９８７）等にみ
られるように減圧化学気相成長法（ＬＰＧＶＤ）を用い
たもの、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ Ｖ
ｏｌ、２４（３）９．１７２ （１９８８）、等にみら
れるように光化学気相成長法を用いたものがあり、いず
れも低温成膜法で作製したＳｉＯ２薄膜を用いてきた。
［発明が解決しようとする課題］
しかし、ＴＰＴの活性層をａ−８ｉで作成すると、ａ−
３ｉ中の電界効果電子移動度が小さく、かつＴＰＴのゲ
ート酸化膜の形成を低温（＜６００°Ｃ）で行なうので
、高温酸化法で形成したゲート絶縁膜と比較すると膜質
が劣り、高性能のＴＰＴが実現できないという問題点が
あった。
３ｉ中の電界効果電子移動度が小さく、かつＴＰＴのゲ
ート酸化膜の形成を低温（＜６００°Ｃ）で行なうので
、高温酸化法で形成したゲート絶縁膜と比較すると膜質
が劣り、高性能のＴＰＴが実現できないという問題点が
あった。
この問題を解決するため例えば）Ｉｙｄｒｏｇｅｎａｔ
ｅｄＡｍｏｒｐｈｏｕｓ ５ｉｌｉｃｏｎ Ｄｅｖｉｃ
ｅｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ。
ｅｄＡｍｏｒｐｈｏｕｓ ５ｉｌｉｃｏｎ Ｄｅｖｉｃ
ｅｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ。
ＩＢＭ、 ｐ、２７５ （１９８８） 等にみられる
ように、活性層のａ−８ｉをアニールによる固相成長で
大粒径多結晶Ｓｉを形成し、高性能化を図る試みもある
。
ように、活性層のａ−８ｉをアニールによる固相成長で
大粒径多結晶Ｓｉを形成し、高性能化を図る試みもある
。
しかしこの場合もゲート絶縁膜の形成を＠００℃という
比較的低温の湿式酸化法で形成するため、１１００℃以
上の高温熱酸化法による酸化膜と比較すると膜質は劣る
という問題点があった。
比較的低温の湿式酸化法で形成するため、１１００℃以
上の高温熱酸化法による酸化膜と比較すると膜質は劣る
という問題点があった。
本発明は以上の問題点を解決するもので、その目的は低
温プロセスを用いて高性能のＴＰＴを作成することにあ
る。
温プロセスを用いて高性能のＴＰＴを作成することにあ
る。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
（１）絶縁基板上に第１の非晶質半導体薄膜を堆積させ
る工程、該非晶質半導体薄膜上に絶縁性非晶質薄膜を積
層する工程、該絶縁性非晶質薄膜上に第２の非晶質半導
体薄膜を積層する工程を有し、前記第１の非晶質半導体
、前記絶縁性非晶質薄膜、前記第２の非晶質半導体薄膜
を堆積する工程をすべて同一チェンバー内で行うことを
特徴とする。
る工程、該非晶質半導体薄膜上に絶縁性非晶質薄膜を積
層する工程、該絶縁性非晶質薄膜上に第２の非晶質半導
体薄膜を積層する工程を有し、前記第１の非晶質半導体
、前記絶縁性非晶質薄膜、前記第２の非晶質半導体薄膜
を堆積する工程をすべて同一チェンバー内で行うことを
特徴とする。
（２）前記第１の非晶質半導体薄膜と、前記第２の非晶
質半導体薄膜をアニールして固相成長させる工程を有す
ることを特徴とする。
質半導体薄膜をアニールして固相成長させる工程を有す
ることを特徴とする。
（３）前記絶縁性非晶質薄膜はＭＯＳ型電界効果トラン
ジスタのゲート絶縁膜であることを特徴とする。
ジスタのゲート絶縁膜であることを特徴とする。
［実施例］
以下、第１図を基に本発明の半導体装置の製造方法を説
明する０本実施例では非晶質半導体の例に非晶質５ｉ（
ａ−８ｉ）を用いて説明する。まず石英基板或はガラス
基板等の絶縁基板１００上に減圧ＣＶＤ法、またはプラ
ズマＣＶＤ法等により、ｎ９型多結晶Ｓ１を約３０００
〜５０００Ａ成膜する。尚、基板には５ｉｎ２で覆われ
たＳｉウェハを用いることもある。この時の成膜ガスに
はＳｉＨ４、Ｈ２の混合ガスを用い、ドーピングガスに
ＰＨ３等を用いる。前記不純物としてはＰｃｈ ）ラン
ジスタを作成するときはＢｏ等を用い、Ｎｃｈトランジ
スタを作成するときは Ｐｏ、Ａｓ”等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法や、プラズマドーピング法等を用いてもよい
、高耐熱性基板を使用しているときは、不純物の活性化
に熱拡散法を用いることができるが、低融点ガラスを基
板に使用しているときは、レーザードーピング法やＥ、
ＣＲプラズマドーピング法などのような低温でもイオン
活性化が可能な方法を通常は用いる。しかし、本実施例
ではａ−３ｉ堆積後に固相成長工程を通るので、ａ−８
ｉ中の不純物は固相成長工程によって活性化さ熟る。こ
のため、レーザードーピングのような不純物活性化工程
の必要はない、ドーピング濃度は１ ｘ １０１５〜１
ｘ １０”ｃｍ−’程度とする。このｎ゛多結晶Ｓｉ
をパタニングし、ソース領域１０１及びドレイン領域１
０２を作製する（第１図（ａ））。
明する０本実施例では非晶質半導体の例に非晶質５ｉ（
ａ−８ｉ）を用いて説明する。まず石英基板或はガラス
基板等の絶縁基板１００上に減圧ＣＶＤ法、またはプラ
ズマＣＶＤ法等により、ｎ９型多結晶Ｓ１を約３０００
〜５０００Ａ成膜する。尚、基板には５ｉｎ２で覆われ
たＳｉウェハを用いることもある。この時の成膜ガスに
はＳｉＨ４、Ｈ２の混合ガスを用い、ドーピングガスに
ＰＨ３等を用いる。前記不純物としてはＰｃｈ ）ラン
ジスタを作成するときはＢｏ等を用い、Ｎｃｈトランジ
スタを作成するときは Ｐｏ、Ａｓ”等を用いる。不純
物添加方法としては、イオン注入法の他に、レーザード
ーピング法や、プラズマドーピング法等を用いてもよい
、高耐熱性基板を使用しているときは、不純物の活性化
に熱拡散法を用いることができるが、低融点ガラスを基
板に使用しているときは、レーザードーピング法やＥ、
ＣＲプラズマドーピング法などのような低温でもイオン
活性化が可能な方法を通常は用いる。しかし、本実施例
ではａ−３ｉ堆積後に固相成長工程を通るので、ａ−８
ｉ中の不純物は固相成長工程によって活性化さ熟る。こ
のため、レーザードーピングのような不純物活性化工程
の必要はない、ドーピング濃度は１ ｘ １０１５〜１
ｘ １０”ｃｍ−’程度とする。このｎ゛多結晶Ｓｉ
をパタニングし、ソース領域１０１及びドレイン領域１
０２を作製する（第１図（ａ））。
続いてこの上に非晶質半導体／絶縁体／非晶質半導体の
３層積層構造を形成する０石英基板或はＳｉＯ２で覆わ
れたＳｉウェハを用いる場合は１２００℃の高温プロセ
スにも耐えられるが、ガラス基板を用いる場合は軟化温
度が低いために約６００℃以下の低温プロセスに制限さ
れる。まず始めに絶縁基板１００上にノンドープミー３
ｉｆ４膜１０３を約１５０ＯＡ堆積させる。ａ−３ｉ薄
膜は、−様で微小な結晶核は含まれていないことが望ま
しい、ＥＣＲプラズマ装置によるａ−３ｉの成膜には、
Ｓ ｉ Ｈａガスを用いる。続いて成膜ガスを５ｉＨａ
とＮ ２０の混合ガスに切り換え、ＥＣＲプラズマＣＶ
Ｄにより ａ−Ｓｉ表面上に連続して５ｉ（）＋膜１０
４を５００〜８００人成膜する。ゲート絶縁膜に窒化Ｓ
ｉを用いる場合には、 成膜ガスにＳ ｉ ＨａとＮ２
、 またはＮＨ３の混合ガスを用いる０次にガスをＳｉ
Ｈ４、ＰＨ３の混合ガスに切り替え、ｎ′″ａ−８ｉ１
０５を約８０００人成膜して前記３層構造を作る（第１
図（ｂ））、ＥＣＲプラズマで成膜したＳｉ、５ｉＯｐ
、ＳｉＮｘ薄膜は、膜中の水素含有量が通常のプラズマ
ＣＶＤで成膜した膜に比べ、小さいという特徴がある。
３層積層構造を形成する０石英基板或はＳｉＯ２で覆わ
れたＳｉウェハを用いる場合は１２００℃の高温プロセ
スにも耐えられるが、ガラス基板を用いる場合は軟化温
度が低いために約６００℃以下の低温プロセスに制限さ
れる。まず始めに絶縁基板１００上にノンドープミー３
ｉｆ４膜１０３を約１５０ＯＡ堆積させる。ａ−３ｉ薄
膜は、−様で微小な結晶核は含まれていないことが望ま
しい、ＥＣＲプラズマ装置によるａ−３ｉの成膜には、
Ｓ ｉ Ｈａガスを用いる。続いて成膜ガスを５ｉＨａ
とＮ ２０の混合ガスに切り換え、ＥＣＲプラズマＣＶ
Ｄにより ａ−Ｓｉ表面上に連続して５ｉ（）＋膜１０
４を５００〜８００人成膜する。ゲート絶縁膜に窒化Ｓ
ｉを用いる場合には、 成膜ガスにＳ ｉ ＨａとＮ２
、 またはＮＨ３の混合ガスを用いる０次にガスをＳｉ
Ｈ４、ＰＨ３の混合ガスに切り替え、ｎ′″ａ−８ｉ１
０５を約８０００人成膜して前記３層構造を作る（第１
図（ｂ））、ＥＣＲプラズマで成膜したＳｉ、５ｉＯｐ
、ＳｉＮｘ薄膜は、膜中の水素含有量が通常のプラズマ
ＣＶＤで成膜した膜に比べ、小さいという特徴がある。
このため、固相成長アニール時に膜中から水素が抜ける
ことによる膜のポーラス化を防げるという利点がある。
ことによる膜のポーラス化を防げるという利点がある。
Ｓ ｉ ／ Ｓ ｉ Ｏ２／ Ｓ ｉ ３層構造の作
成は、通常のＰＣＶＤ法でも行うことができる。通常の
ＰＣＶＤを用いる場合は、成膜ガスは基本的にはＥＣＲ
プラズマの場合と同様だが、Ｓｉ、５ｉＯｚのいずれを
成膜する場合でも成膜ガスをＨｅガスで希釈したガスを
用いる。Ｈｅ希釈ガスを用いると、膜中の水素含有量を
減らせるので、通常のＰＣＶＤを用いてもＥＣＲプラズ
マＣＶＤを用いたときと同様の効果が得られるからであ
る。または、ＪＯｕｒｎａｌ ｏｆ Ｎｏｎ−Ｃｒｙｓ
ｔａｌｌｉｎｅ ５ｏｌｉｄｓ ｖｏｌ、１０？ ｐ、
２９５、 （１９８９）等にみられるように、遠隔プラ
ズマＣＶＤ法を用いて基板温度３７０℃以上で８１．５
１０２を成膜してもよい、この方法によれば、ａ−３ｉ
中に含まれる水素をほぼ完全に０にできる。
成は、通常のＰＣＶＤ法でも行うことができる。通常の
ＰＣＶＤを用いる場合は、成膜ガスは基本的にはＥＣＲ
プラズマの場合と同様だが、Ｓｉ、５ｉＯｚのいずれを
成膜する場合でも成膜ガスをＨｅガスで希釈したガスを
用いる。Ｈｅ希釈ガスを用いると、膜中の水素含有量を
減らせるので、通常のＰＣＶＤを用いてもＥＣＲプラズ
マＣＶＤを用いたときと同様の効果が得られるからであ
る。または、ＪＯｕｒｎａｌ ｏｆ Ｎｏｎ−Ｃｒｙｓ
ｔａｌｌｉｎｅ ５ｏｌｉｄｓ ｖｏｌ、１０？ ｐ、
２９５、 （１９８９）等にみられるように、遠隔プラ
ズマＣＶＤ法を用いて基板温度３７０℃以上で８１．５
１０２を成膜してもよい、この方法によれば、ａ−３ｉ
中に含まれる水素をほぼ完全に０にできる。
続いて該３層構造最上部のａ−３ｉをゲート電極１０７
のパタンにパタニングする。
のパタンにパタニングする。
このようにして作成した半導体／絶縁体／半導体３層構
造をアニールして半導体層を固相成長させる。固相成長
方法は石英管による炉アニールがよい、アニール雰囲気
としては、窒素ガス、ヘリウムガス、アルゴンガス等を
用いる。 または、Ｉ Ｘ １０−”〜ｉ ｘ １０
−”Ｔｏ ｒｒ程度の高真空雰囲気中でアニールを行っ
てもよい、 固相成長温度は５００〜７００℃とする
。低温アニールでは選択的に、結晶成長の活性化エネル
ギーが小さい結晶方位を持つ結晶粒のみがゆっくりと成
長し、粒径約１μｍの大粒径多結晶Ｓｉ薄膜１０６がで
きる（第１図（ｃ））。
造をアニールして半導体層を固相成長させる。固相成長
方法は石英管による炉アニールがよい、アニール雰囲気
としては、窒素ガス、ヘリウムガス、アルゴンガス等を
用いる。 または、Ｉ Ｘ １０−”〜ｉ ｘ １０
−”Ｔｏ ｒｒ程度の高真空雰囲気中でアニールを行っ
てもよい、 固相成長温度は５００〜７００℃とする
。低温アニールでは選択的に、結晶成長の活性化エネル
ギーが小さい結晶方位を持つ結晶粒のみがゆっくりと成
長し、粒径約１μｍの大粒径多結晶Ｓｉ薄膜１０６がで
きる（第１図（ｃ））。
統いて第１ｒＭ（ｄ）に示すように、眉間絶縁膜１０８
を積層する０層間絶縁膜にはＬＰＣＶＤ法等によるＳｉ
Ｏ２膜を数千Ａ〜数μｍ積層するのが最も一般的である
。また層間絶縁膜には 窒化Ｓｉ膜等でもよい、この段
階で、水素プラズマ法、水素イオン注入法、或はプラズ
マ窒化膜からの水素の拡散等の方法で、水素イオンを活
性層中に導入すると、ゲート絶縁膜／ Ｓ ｉ界面や、
結晶粒界等に存在するダングリングボンドが終端化され
、欠陥準位密度が減る効果がある。このような水素化工
程は、層間絶縁膜１０８を積層する前に行ってもよい。
を積層する０層間絶縁膜にはＬＰＣＶＤ法等によるＳｉ
Ｏ２膜を数千Ａ〜数μｍ積層するのが最も一般的である
。また層間絶縁膜には 窒化Ｓｉ膜等でもよい、この段
階で、水素プラズマ法、水素イオン注入法、或はプラズ
マ窒化膜からの水素の拡散等の方法で、水素イオンを活
性層中に導入すると、ゲート絶縁膜／ Ｓ ｉ界面や、
結晶粒界等に存在するダングリングボンドが終端化され
、欠陥準位密度が減る効果がある。このような水素化工
程は、層間絶縁膜１０８を積層する前に行ってもよい。
最後に眉間絶縁膜１０８及びゲート絶縁膜にコンタクト
ホールを空け、ソース電極１０９及びドレイン電極１１
０を形成する。ソース及びドレイン電極は、Ａ１などの
金属材料で形成する（第１図−（ｅ））、 以上本発
明は石英基板、あるいはガラス基板の様な非晶質基板を
例に取って説明してきだが、基板はサファイア、ＣａＦ
２等の結晶性基板でももちろん良い。
ホールを空け、ソース電極１０９及びドレイン電極１１
０を形成する。ソース及びドレイン電極は、Ａ１などの
金属材料で形成する（第１図−（ｅ））、 以上本発
明は石英基板、あるいはガラス基板の様な非晶質基板を
例に取って説明してきだが、基板はサファイア、ＣａＦ
２等の結晶性基板でももちろん良い。
［発明の効果］
本発明の半導体装置の製造方法によれば、活性層のＳｉ
と、ゲート絶縁膜、及びゲート電極を同一チャンバー内
で連続的に積層しているので、良好なＳｉ／絶縁膜界面
が実現できる。更に、固相成長工程を取り入れることに
よってＴＰＴのＯＮ電流は増大し、ＯＦＦ電流は低くな
る。また全工程を６００℃以下の比較的低温で行うこと
ができるので、低コストのガラス基板が使用できること
によるＴＰＴアクティブマトリクス基板の低コスト化、
大面積化や、ＴＰＴの高性能化による電源電圧、゛消費
電流の低減にも寄与するところは太きい。
と、ゲート絶縁膜、及びゲート電極を同一チャンバー内
で連続的に積層しているので、良好なＳｉ／絶縁膜界面
が実現できる。更に、固相成長工程を取り入れることに
よってＴＰＴのＯＮ電流は増大し、ＯＦＦ電流は低くな
る。また全工程を６００℃以下の比較的低温で行うこと
ができるので、低コストのガラス基板が使用できること
によるＴＰＴアクティブマトリクス基板の低コスト化、
大面積化や、ＴＰＴの高性能化による電源電圧、゛消費
電流の低減にも寄与するところは太きい。
走査回路と充電変換素子とを同一基板上に集積化した密
着型イメージセンサに本発明を応用した場合には、読み
取り速度の高速化、高解像化、高階調化に大きな効果が
ある。高解像化の達成により密着型イメージセンサのフ
ルカラー化も容易になる、また、低温プロセスによって
作成が可能なので、密着型イメージセンサの長尺化が可
能となり、１本のセンサでＡ４あるいはＡ３サイズのよ
うな大型ファクシミリ用のセンサを実現できる。
着型イメージセンサに本発明を応用した場合には、読み
取り速度の高速化、高解像化、高階調化に大きな効果が
ある。高解像化の達成により密着型イメージセンサのフ
ルカラー化も容易になる、また、低温プロセスによって
作成が可能なので、密着型イメージセンサの長尺化が可
能となり、１本のセンサでＡ４あるいはＡ３サイズのよ
うな大型ファクシミリ用のセンサを実現できる。
以上ＭＯ８型薄膜トランジスタを例に取って説明したが
、バイポーラトランジスタ、ヘテロ接合バイポーラトラ
ンジスタ等の薄膜を応用した素子や、３次元ＳＯＩ素子
等に対しても本発明を適用できる。
、バイポーラトランジスタ、ヘテロ接合バイポーラトラ
ンジスタ等の薄膜を応用した素子や、３次元ＳＯＩ素子
等に対しても本発明を適用できる。
第１図は本発明の半導体装置の製造方法を示す工程図。
１００・・・・・・・・・絶縁基板
１０１・・・・・・・・・ソース領域
１０２・・・・・・・・・ドレイン領域１０３・・・・
・・・・・ノンドープミー３ｉ薄膜１０４・・・・・・
・・・ゲート絶縁膜１０５・・・・・・・・・ｎ″ａ−
３ｉ薄膜１０６・・・・・・・・・ｎ９多結晶Ｓｉ薄膜
０７・・・・・・・・・ゲート電極 ０８・・・・・・・・・層間絶縁膜 ０９・・・・・・・・・ソース電極 １０・・・・・・・・・ドレイン電極 以上
・・・・・ノンドープミー３ｉ薄膜１０４・・・・・・
・・・ゲート絶縁膜１０５・・・・・・・・・ｎ″ａ−
３ｉ薄膜１０６・・・・・・・・・ｎ９多結晶Ｓｉ薄膜
０７・・・・・・・・・ゲート電極 ０８・・・・・・・・・層間絶縁膜 ０９・・・・・・・・・ソース電極 １０・・・・・・・・・ドレイン電極 以上
Claims (3)
- （１）絶縁基板上に第１の非晶質半導体薄膜を堆積させ
る工程、該非晶質半導体薄膜上に絶縁性非晶質薄膜を積
層する工程、該絶縁性非晶質薄膜上に第２の非晶質半導
体薄膜を積層する工程を有し、前記非晶質半導体、前記
絶縁性非晶質薄膜、前記第２の非晶質半導体薄膜を堆積
する工程をすべて同一チェンバー内で行うことを特徴と
する半導体装置の製造方法。 - （２）前記第１の非晶質半導体薄膜と、前記第２の非晶
質半導体薄膜をアニールして固相成長させる工程を有す
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - （３）前記絶縁性非晶質薄膜はＭＯＳ型電界効果トラン
ジスタのゲート絶縁膜であることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24558189A JPH03108319A (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24558189A JPH03108319A (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108319A true JPH03108319A (ja) | 1991-05-08 |
Family
ID=17135857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24558189A Pending JPH03108319A (ja) | 1989-09-21 | 1989-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108319A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| KR19990088504A (ko) * | 1998-05-26 | 1999-12-27 | 모리시타 요이찌 | 박막트랜지스터및그제조방법 |
-
1989
- 1989-09-21 JP JP24558189A patent/JPH03108319A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561075A (en) * | 1991-05-08 | 1996-10-01 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5583366A (en) * | 1991-05-08 | 1996-12-10 | Seiko Epson Corporation | Active matrix panel |
| US5814539A (en) * | 1991-05-08 | 1998-09-29 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US6136625A (en) * | 1991-05-08 | 2000-10-24 | Seiko Epson Corporation | Method of manufacturing an active matrix panel |
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| US6258638B1 (en) | 1997-03-03 | 2001-07-10 | Nec Corporation | Method of manufacturing thin film transistor |
| US6444508B1 (en) | 1997-03-03 | 2002-09-03 | Nec Corporation | Method of manufacturing thin film transistor |
| US6703267B2 (en) | 1997-03-03 | 2004-03-09 | Nec Corporation | Method of manufacturing thin film transistor |
| KR19990088504A (ko) * | 1998-05-26 | 1999-12-27 | 모리시타 요이찌 | 박막트랜지스터및그제조방법 |
| US6331476B1 (en) | 1998-05-26 | 2001-12-18 | Mausushita Electric Industrial Co., Ltd. | Thin film transistor and producing method thereof |
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