JPH0563195A - 超薄膜トランジスタ及びその製造方法 - Google Patents
超薄膜トランジスタ及びその製造方法Info
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- JPH0563195A JPH0563195A JP4014791A JP4014791A JPH0563195A JP H0563195 A JPH0563195 A JP H0563195A JP 4014791 A JP4014791 A JP 4014791A JP 4014791 A JP4014791 A JP 4014791A JP H0563195 A JPH0563195 A JP H0563195A
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- Japan
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- electrode
- insulating film
- drain electrode
- source electrode
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Abstract
(57)【要約】
【目的】 超薄膜トランジスタのソース電極及びドレイ
ン電極のコンタクト抵抗を充分小さくする。 【構成】 絶縁性基板１上に下地絶縁膜２を堆積し、そ
のソース電極及びドレイン電極に対応する部位にそれぞ
れ埋め込み穴を形成し、これらの上に不純物、例えばリ
ンをドープしたポリシリコンを形成し、下地絶縁膜２上
のポリシリコンのみを除去して埋め込みソース電極３及
び埋め込みドレイン電極４を形成し、この上にソース電
極９及びドレイン電極１０を備えた超薄膜活性層５を形
成し、さらにゲート絶縁膜６、ゲート電極７、層間絶縁
膜８、配線電極１１及び１２を形成することにより、ソ
ース電極９及びドレイン電極１０の実効的な厚みを配線
電極１１及び１２からのアルミニウムの拡散距離に対し
て充分厚くし、これによってコンタクト抵抗を小さくす
る。
ン電極のコンタクト抵抗を充分小さくする。 【構成】 絶縁性基板１上に下地絶縁膜２を堆積し、そ
のソース電極及びドレイン電極に対応する部位にそれぞ
れ埋め込み穴を形成し、これらの上に不純物、例えばリ
ンをドープしたポリシリコンを形成し、下地絶縁膜２上
のポリシリコンのみを除去して埋め込みソース電極３及
び埋め込みドレイン電極４を形成し、この上にソース電
極９及びドレイン電極１０を備えた超薄膜活性層５を形
成し、さらにゲート絶縁膜６、ゲート電極７、層間絶縁
膜８、配線電極１１及び１２を形成することにより、ソ
ース電極９及びドレイン電極１０の実効的な厚みを配線
電極１１及び１２からのアルミニウムの拡散距離に対し
て充分厚くし、これによってコンタクト抵抗を小さくす
る。
Description
【０００１】
【産業上の利用分野】本発明は超薄膜トランジスタ及び
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】従来より、薄膜トランジスタにおいて、
その活性層となるポリシリコン（Poly-Si ）を１００〜
４００オングストロームと薄くすることにより、閾値電
圧やオフ電流を小さくして特性を向上させた、いわゆる
超薄膜トランジスタが提案されている（例えば、特開昭
６４−７５６６号公報参照。）。
その活性層となるポリシリコン（Poly-Si ）を１００〜
４００オングストロームと薄くすることにより、閾値電
圧やオフ電流を小さくして特性を向上させた、いわゆる
超薄膜トランジスタが提案されている（例えば、特開昭
６４−７５６６号公報参照。）。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
超薄膜トランジスタではその活性層の一部に不純物（リ
ン、ボロン等）をドープしてソース電極及びドレイン電
極となしていたため、該ソース電極及びドレイン電極も
超薄膜となり、該ソース電極及びドレイン電極に配線電
極を構成するアルミニウム（Al-Si）が拡散して、ソー
ス電極及びドレイン電極と配線電極とのコンタクト抵抗
が大きくなり、特性が悪化するという問題点があった。
超薄膜トランジスタではその活性層の一部に不純物（リ
ン、ボロン等）をドープしてソース電極及びドレイン電
極となしていたため、該ソース電極及びドレイン電極も
超薄膜となり、該ソース電極及びドレイン電極に配線電
極を構成するアルミニウム（Al-Si）が拡散して、ソー
ス電極及びドレイン電極と配線電極とのコンタクト抵抗
が大きくなり、特性が悪化するという問題点があった。
【０００４】本発明は前記従来の問題点に鑑み、ソース
電極及びドレイン電極のコンタクト抵抗を充分小さくし
得る超薄膜トランジスタ及びその製造方法を提供するこ
とを目的とする。
電極及びドレイン電極のコンタクト抵抗を充分小さくし
得る超薄膜トランジスタ及びその製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明では前記目的を達
成するため、請求項１として、超薄膜活性層と、該超薄
膜活性層の一部により構成されたソース電極及びドレイ
ン電極と、前記超薄膜活性層の上部に絶縁膜を挟んで形
成されたゲート電極と、絶縁膜を通して前記ソース電極
及びドレイン電極と電気的に接続された配線電極とを備
えた超薄膜トランジスタにおいて、ソース電極及びドレ
イン電極の下部のみに不純物をドープしたポリシリコン
を設けた超薄膜トランジスタを提案し、また、請求項２
として、絶縁性基板上に下地絶縁膜を堆積し、該下地絶
縁膜のソース電極及びドレイン電極にそれぞれ対応する
部位に埋め込み穴を形成し、これらの上にポリシリコン
を成膜し、これに不純物をドープし、前記埋め込み穴に
埋め込まれたポリシリコンを残して下地絶縁膜上のポリ
シリコンを除去し、その後、これらの上に超薄膜活性層
を形成し、該超薄膜活性層の一部にソース電極及びドレ
イン電極を形成し、ゲート絶縁膜を堆積し、ゲート電極
を形成し、これらの上に層間絶縁膜を堆積し、該層間絶
縁膜及びゲート絶縁膜を通して前記ソース電極及びドレ
イン電極まで達するコンタクト穴を形成し、該コンタク
ト穴を介してソース電極及びドレイン電極と接続する配
線電極を形成するようになした超薄膜トランジスタの製
造方法を提案する。
成するため、請求項１として、超薄膜活性層と、該超薄
膜活性層の一部により構成されたソース電極及びドレイ
ン電極と、前記超薄膜活性層の上部に絶縁膜を挟んで形
成されたゲート電極と、絶縁膜を通して前記ソース電極
及びドレイン電極と電気的に接続された配線電極とを備
えた超薄膜トランジスタにおいて、ソース電極及びドレ
イン電極の下部のみに不純物をドープしたポリシリコン
を設けた超薄膜トランジスタを提案し、また、請求項２
として、絶縁性基板上に下地絶縁膜を堆積し、該下地絶
縁膜のソース電極及びドレイン電極にそれぞれ対応する
部位に埋め込み穴を形成し、これらの上にポリシリコン
を成膜し、これに不純物をドープし、前記埋め込み穴に
埋め込まれたポリシリコンを残して下地絶縁膜上のポリ
シリコンを除去し、その後、これらの上に超薄膜活性層
を形成し、該超薄膜活性層の一部にソース電極及びドレ
イン電極を形成し、ゲート絶縁膜を堆積し、ゲート電極
を形成し、これらの上に層間絶縁膜を堆積し、該層間絶
縁膜及びゲート絶縁膜を通して前記ソース電極及びドレ
イン電極まで達するコンタクト穴を形成し、該コンタク
ト穴を介してソース電極及びドレイン電極と接続する配
線電極を形成するようになした超薄膜トランジスタの製
造方法を提案する。
【０００６】
【作用】本発明の請求項１によれば、ソース電極及びド
レイン電極の下部にそれぞれ形成された不純物をドープ
したポリシリコンにより、該ソース電極及びドレイン電
極の実効的な厚みが配線電極からのアルミニウムの拡散
距離に対して充分厚くなり、これによって該ソース電極
及びドレイン電極と配線電極とのコンタクト抵抗が小さ
くなる。
レイン電極の下部にそれぞれ形成された不純物をドープ
したポリシリコンにより、該ソース電極及びドレイン電
極の実効的な厚みが配線電極からのアルミニウムの拡散
距離に対して充分厚くなり、これによって該ソース電極
及びドレイン電極と配線電極とのコンタクト抵抗が小さ
くなる。
【０００７】また、請求項２によれば、ソース電極及び
ドレイン電極と配線電極とのコンタクト抵抗が小さい超
薄膜トランジスタを製造できる。
ドレイン電極と配線電極とのコンタクト抵抗が小さい超
薄膜トランジスタを製造できる。
【０００８】
【実施例】図１は本発明の超薄膜トランジスタの一実施
例を示すもので、図中、１は絶縁性基板、２は下地絶縁
膜、３は埋め込みソース電極、４は埋め込みドレイン電
極、５は超薄膜活性層、６はゲート絶縁膜、７はゲート
電極、８は層間絶縁膜、９はソース電極、１０はドレイ
ン電極、１１，１２は配線電極である。
例を示すもので、図中、１は絶縁性基板、２は下地絶縁
膜、３は埋め込みソース電極、４は埋め込みドレイン電
極、５は超薄膜活性層、６はゲート絶縁膜、７はゲート
電極、８は層間絶縁膜、９はソース電極、１０はドレイ
ン電極、１１，１２は配線電極である。
【０００９】ガラスや石英等からなる絶縁性基板１上に
はＳｉＯ2 やＳｉ3 Ｎ4 等からなる下地絶縁膜２が設け
られ、また、その一部には不純物（リン、ボロン等）を
ドープしたポリシリコン（ｎ+ Poly-Si ）からなる埋め
込みソース電極３及び埋め込みドレイン電極４が設けら
れ、これらの上にはポリシリコン（Poly-Si ）からなる
超薄膜活性層５が形成されている。また、該超薄膜活性
層５の上にはＳｉＯ2 からなるゲート絶縁膜６を介し
て、不純物（リン、ボロン等）をドープしたポリシリコ
ン（ｎ+ Poly-Si ）からなるゲート電極７が形成され、
さらにその上には同じくＳｉＯ2 からなる層間絶縁膜８
が形成されている。また、前記超薄膜活性層５の一部、
即ち前記埋め込みソース電極３及び埋め込みドレイン電
極４の上部は不純物をドープしたポリシリコン（ｎ+ Po
ly-Si ）からなるソース電極９及びドレイン電極１０を
構成しており、該ソース電極９及びドレイン電極１０に
それぞれ前記ゲート絶縁膜６及び層間絶縁膜８を介して
アルミニウム（Al-Si ）からなる配線電極１１及び１２
が接続されている。
はＳｉＯ2 やＳｉ3 Ｎ4 等からなる下地絶縁膜２が設け
られ、また、その一部には不純物（リン、ボロン等）を
ドープしたポリシリコン（ｎ+ Poly-Si ）からなる埋め
込みソース電極３及び埋め込みドレイン電極４が設けら
れ、これらの上にはポリシリコン（Poly-Si ）からなる
超薄膜活性層５が形成されている。また、該超薄膜活性
層５の上にはＳｉＯ2 からなるゲート絶縁膜６を介し
て、不純物（リン、ボロン等）をドープしたポリシリコ
ン（ｎ+ Poly-Si ）からなるゲート電極７が形成され、
さらにその上には同じくＳｉＯ2 からなる層間絶縁膜８
が形成されている。また、前記超薄膜活性層５の一部、
即ち前記埋め込みソース電極３及び埋め込みドレイン電
極４の上部は不純物をドープしたポリシリコン（ｎ+ Po
ly-Si ）からなるソース電極９及びドレイン電極１０を
構成しており、該ソース電極９及びドレイン電極１０に
それぞれ前記ゲート絶縁膜６及び層間絶縁膜８を介して
アルミニウム（Al-Si ）からなる配線電極１１及び１２
が接続されている。
【００１０】前記埋め込みソース電極３及びドレイン電
極４の厚さは３０００オングストローム程度であり、ま
た、ソース電極９及びドレイン電極１０の厚さは１００
〜４００オングストロームである。前記埋め込みソース
電極３及びドレイン電極４とソース電極９及びドレイン
電極１０とはそれぞれ配線電極１１及び１２に対して一
体的な電極となり、これらは配線電極１１及び１２から
のアルミニウムの拡散距離に対して充分な厚みを持つ構
造となり、これによって、ソース電極及びドレイン電極
と配線電極とのコンタクト抵抗が小さくなる。
極４の厚さは３０００オングストローム程度であり、ま
た、ソース電極９及びドレイン電極１０の厚さは１００
〜４００オングストロームである。前記埋め込みソース
電極３及びドレイン電極４とソース電極９及びドレイン
電極１０とはそれぞれ配線電極１１及び１２に対して一
体的な電極となり、これらは配線電極１１及び１２から
のアルミニウムの拡散距離に対して充分な厚みを持つ構
造となり、これによって、ソース電極及びドレイン電極
と配線電極とのコンタクト抵抗が小さくなる。
【００１１】図２は図１の超薄膜トランジスタの製造工
程を示すもので、以下、これに従って製造方法を説明す
る。
程を示すもので、以下、これに従って製造方法を説明す
る。
【００１２】まず、絶縁性基板１上に下地絶縁膜（Ｓｉ
Ｏ2 ）２を３０００オングストローム堆積し、フォトリ
ソグラフィープロセスを用いてパターニングを行い、ソ
ース電極及びドレイン電極に対応する部位にそれぞれ埋
め込み穴１３及び１４を形成する（図２(a) ）。次に、
ポリシリコン（Poly-Si ）を５０００オングストローム
形成し、これに不純物、例えばリン（Ｐ）をドープして
不純物ドープポリシリコン（ｎ+ Poly-Si ）１５を形成
する（図２(b) ）とともに、後述するレジストエッチン
グバック法により下地絶縁膜２上の不純物ドープポリシ
リコン（ｎ+Poly-Si ）１５のみを除去し、埋め込みソ
ース電極３及び埋め込みドレイン電極４を形成する（図
２(c) ) 。
Ｏ2 ）２を３０００オングストローム堆積し、フォトリ
ソグラフィープロセスを用いてパターニングを行い、ソ
ース電極及びドレイン電極に対応する部位にそれぞれ埋
め込み穴１３及び１４を形成する（図２(a) ）。次に、
ポリシリコン（Poly-Si ）を５０００オングストローム
形成し、これに不純物、例えばリン（Ｐ）をドープして
不純物ドープポリシリコン（ｎ+ Poly-Si ）１５を形成
する（図２(b) ）とともに、後述するレジストエッチン
グバック法により下地絶縁膜２上の不純物ドープポリシ
リコン（ｎ+Poly-Si ）１５のみを除去し、埋め込みソ
ース電極３及び埋め込みドレイン電極４を形成する（図
２(c) ) 。
【００１３】次に、ＬＰＣＶＤ法によりアモルファスシ
リコン（a-Si）を温度５５０℃、気圧０．３Ｔorr 、１
００ＳＣＣＭ（１分間当りの流量（cc））のＳｉＨ4 雰
囲気中で３００オングストローム堆積し、その後、温度
６００℃で６０時間熱処理を施し、結晶化して活性層５
を形成し、さらに該活性層５のうち、埋め込みソース電
極３及び埋め込みドレイン電極４の上部のみ不純物をド
ープしてソース電極９及びドレイン電極１０を形成する
（図２(d) ）。さらに、ＬＰＣＶＤ法によりゲート絶縁
膜（ＳｉＯ2 ）６を温度４３０℃、気圧０．５Ｔorr 、
２５０ＳＣＣＭのＳｉＨ4 と５０ＳＣＣＭのＯ2 と３５
００ＳＣＣＭのＨｅの雰囲気中で１０００オングストロ
ーム堆積し、さらに周知の方法によりゲート電極７を形
成する（図２(e) ）。
リコン（a-Si）を温度５５０℃、気圧０．３Ｔorr 、１
００ＳＣＣＭ（１分間当りの流量（cc））のＳｉＨ4 雰
囲気中で３００オングストローム堆積し、その後、温度
６００℃で６０時間熱処理を施し、結晶化して活性層５
を形成し、さらに該活性層５のうち、埋め込みソース電
極３及び埋め込みドレイン電極４の上部のみ不純物をド
ープしてソース電極９及びドレイン電極１０を形成する
（図２(d) ）。さらに、ＬＰＣＶＤ法によりゲート絶縁
膜（ＳｉＯ2 ）６を温度４３０℃、気圧０．５Ｔorr 、
２５０ＳＣＣＭのＳｉＨ4 と５０ＳＣＣＭのＯ2 と３５
００ＳＣＣＭのＨｅの雰囲気中で１０００オングストロ
ーム堆積し、さらに周知の方法によりゲート電極７を形
成する（図２(e) ）。
【００１４】次に、ＬＰＣＶＤ法により層間絶縁膜（Ｓ
ｉＯ2 ）８を７０００オングストローム堆積し、コンタ
クトホール１６及び１７を前記ソース電極９及びドレイ
ン電極１０に達するまで開ける（図２(f) ）。最後に、
スパッタ法等により配線電極（Al-Si ）１１及び１２を
１μｍ形成して、図１に示すような超薄膜トランジスタ
が完成する。
ｉＯ2 ）８を７０００オングストローム堆積し、コンタ
クトホール１６及び１７を前記ソース電極９及びドレイ
ン電極１０に達するまで開ける（図２(f) ）。最後に、
スパッタ法等により配線電極（Al-Si ）１１及び１２を
１μｍ形成して、図１に示すような超薄膜トランジスタ
が完成する。
【００１５】なお、図２(d) の工程においてアモルファ
スシリコンを結晶化する場合、エキシマレーザ等を用い
たレーザアニール法により行うことも可能である。
スシリコンを結晶化する場合、エキシマレーザ等を用い
たレーザアニール法により行うことも可能である。
【００１６】次に、レジストエッチングバック法を図３
に従って説明する。まず、図２(b)の状態において、不
純物ドープポリシリコン（ｎ+ Poly-Si ）１５上にレジ
スト１８を１μｍ塗布し、表面を平坦化する（図３(a)
）。この後、不純物ドープポリシリコン１５及びレジ
スト１８をリアクティブイオンエッチング（ＲＩＥ）法
により、ＳＦ6 、Ｃ2 ＣｌＦ5 及びＯ2 雰囲気中でエッ
チングバックする（図３(b) ）。
に従って説明する。まず、図２(b)の状態において、不
純物ドープポリシリコン（ｎ+ Poly-Si ）１５上にレジ
スト１８を１μｍ塗布し、表面を平坦化する（図３(a)
）。この後、不純物ドープポリシリコン１５及びレジ
スト１８をリアクティブイオンエッチング（ＲＩＥ）法
により、ＳＦ6 、Ｃ2 ＣｌＦ5 及びＯ2 雰囲気中でエッ
チングバックする（図３(b) ）。
【００１７】図４は酸素（Ｏ2 ）の流量に対する不純物
ドープポリシリコン１５及びレジスト１８のエッチング
レートの変化を示すもので、図中、１９は不純物ドープ
ポリシリコン１５の変化、また、２０はレジスト１８の
変化を示すものである。なお、ここではＳＦ6 の流量は
４０ＳＣＣＭ、Ｃ2 ＣｌＦ5 の流量は１０ＳＣＣＭであ
り、不純物ドープポリシリコン１５及びレジスト１８の
選択比が１となるようにＯ2 の流量を定めるこれによ
り、図２(c) に示すような埋め込みソース電極３及び埋
め込みドレイン電極４の形成が可能となる（参考文献
V. Grewal「 IEEE V-MIC Conf. 」P.107, June 9-10, 1
986）。
ドープポリシリコン１５及びレジスト１８のエッチング
レートの変化を示すもので、図中、１９は不純物ドープ
ポリシリコン１５の変化、また、２０はレジスト１８の
変化を示すものである。なお、ここではＳＦ6 の流量は
４０ＳＣＣＭ、Ｃ2 ＣｌＦ5 の流量は１０ＳＣＣＭであ
り、不純物ドープポリシリコン１５及びレジスト１８の
選択比が１となるようにＯ2 の流量を定めるこれによ
り、図２(c) に示すような埋め込みソース電極３及び埋
め込みドレイン電極４の形成が可能となる（参考文献
V. Grewal「 IEEE V-MIC Conf. 」P.107, June 9-10, 1
986）。
【００１８】
【発明の効果】以上説明したように本発明の請求項１に
よれば、ソース電極及びドレイン電極の下部にそれぞれ
形成された不純物をドープしたポリシリコンにより、該
ソース電極及びドレイン電極の実効的な厚みが配線電極
からのアルミニウムの拡散距離に対して充分厚くなり、
これによって該ソース電極及びドレイン電極と配線電極
とのコンタクト抵抗を小さくでき、特性を向上させるこ
とができる。
よれば、ソース電極及びドレイン電極の下部にそれぞれ
形成された不純物をドープしたポリシリコンにより、該
ソース電極及びドレイン電極の実効的な厚みが配線電極
からのアルミニウムの拡散距離に対して充分厚くなり、
これによって該ソース電極及びドレイン電極と配線電極
とのコンタクト抵抗を小さくでき、特性を向上させるこ
とができる。
【００１９】また、本発明の請求項２によれば、ソース
電極及びドレイン電極と配線電極とのコンタクト抵抗が
小さい超薄膜トランジスタを製造できる。
電極及びドレイン電極と配線電極とのコンタクト抵抗が
小さい超薄膜トランジスタを製造できる。
【図１】 本発明の超薄膜トランジスタの一実施例を示
す構成図
す構成図
【図２】 図１の超薄膜トランジスタの製造工程図
【図３】 レジストエッチングバック法の説明図
【図４】 ＲＩＥ法における酸素とエッチングレートと
の関係を示すグラフ
の関係を示すグラフ
１…絶縁性基板、２…下地絶縁膜、３…埋め込みソース
電極、４…埋め込みドレイン電極、５…超薄膜活性層、
６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、
９…ソース電極、１０…ドレイン電極、１１，１２…配
線電極。
電極、４…埋め込みドレイン電極、５…超薄膜活性層、
６…ゲート絶縁膜、７…ゲート電極、８…層間絶縁膜、
９…ソース電極、１０…ドレイン電極、１１，１２…配
線電極。
Claims (2)
- 【請求項１】 超薄膜活性層と、該超薄膜活性層の一部
により構成されたソース電極及びドレイン電極と、前記
超薄膜活性層の上部に絶縁膜を挟んで形成されたゲート
電極と、絶縁膜を通して前記ソース電極及びドレイン電
極と電気的に接続された配線電極とを備えた超薄膜トラ
ンジスタにおいて、 ソース電極及びドレイン電極の下部のみに不純物をドー
プしたポリシリコンを設けたことを特徴とする超薄膜ト
ランジスタ。 - 【請求項２】 絶縁性基板上に下地絶縁膜を堆積し、 該下地絶縁膜のソース電極及びドレイン電極にそれぞれ
対応する部位に埋め込み穴を形成し、 これらの上にポリシリコンを成膜し、これに不純物をド
ープし、 前記埋め込み穴に埋め込まれたポリシリコンを残して下
地絶縁膜上のポリシリコンを除去し、 その後、これらの上に超薄膜活性層を形成し、該超薄膜
活性層の一部にソース電極及びドレイン電極を形成し、
ゲート絶縁膜を堆積し、ゲート電極を形成し、これらの
上に層間絶縁膜を堆積し、該層間絶縁膜及びゲート絶縁
膜を通して前記ソース電極及びドレイン電極まで達する
コンタクト穴を形成し、該コンタクト穴を介してソース
電極及びドレイン電極と接続する配線電極を形成するよ
うになしたことを特徴とする超薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014791A JPH0563195A (ja) | 1991-03-06 | 1991-03-06 | 超薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014791A JPH0563195A (ja) | 1991-03-06 | 1991-03-06 | 超薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563195A true JPH0563195A (ja) | 1993-03-12 |
Family
ID=12572660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014791A Pending JPH0563195A (ja) | 1991-03-06 | 1991-03-06 | 超薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563195A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100659112B1 (ko) * | 2005-11-22 | 2006-12-19 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이의 제조 방법, 이를 구비한평판 디스플레이 장치 |
| KR100719548B1 (ko) * | 2005-03-24 | 2007-05-17 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치 |
| JP2020010709A (ja) * | 2014-04-26 | 2020-01-23 | アースロポッド バイオサイエンシーズ エルエルシー | 捕虫装置とその使用方法 |
-
1991
- 1991-03-06 JP JP4014791A patent/JPH0563195A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719548B1 (ko) * | 2005-03-24 | 2007-05-17 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치 |
| KR100659112B1 (ko) * | 2005-11-22 | 2006-12-19 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이의 제조 방법, 이를 구비한평판 디스플레이 장치 |
| JP2020010709A (ja) * | 2014-04-26 | 2020-01-23 | アースロポッド バイオサイエンシーズ エルエルシー | 捕虫装置とその使用方法 |
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