JP2830295B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2830295B2 JP2830295B2 JP2367390A JP2367390A JP2830295B2 JP 2830295 B2 JP2830295 B2 JP 2830295B2 JP 2367390 A JP2367390 A JP 2367390A JP 2367390 A JP2367390 A JP 2367390A JP 2830295 B2 JP2830295 B2 JP 2830295B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon film
- amorphous silicon
- lower electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に容量部を
有する半導体装置の製造方法に関する。
有する半導体装置の製造方法に関する。
〔従来の技術〕 従来の容量部を有する半導体装置は、半導体基板上に
シラン（SiH4）を含むガス系からポリシリコン膜を堆積
し、拡散あるいはイオン注入法等によりリン等の不純物
をポリシリコン膜中に導入した後900℃の熱処理を行っ
て不純物を活性化する。次に、パターニングしたフォト
レジスト膜をマスクとしてポリシリコン膜をエッチング
し、下部電極を形成する。次に、その上に容量絶縁膜及
び上部電極用のポリシリコン膜を順次堆積して容量部を
形成していた。
シラン（SiH4）を含むガス系からポリシリコン膜を堆積
し、拡散あるいはイオン注入法等によりリン等の不純物
をポリシリコン膜中に導入した後900℃の熱処理を行っ
て不純物を活性化する。次に、パターニングしたフォト
レジスト膜をマスクとしてポリシリコン膜をエッチング
し、下部電極を形成する。次に、その上に容量絶縁膜及
び上部電極用のポリシリコン膜を順次堆積して容量部を
形成していた。
上述した従来の半導体装置の製造方法は、下部電極の
ポリシリコン膜をシラン系のガスを用いて600〜650℃の
成長温度で形成するために、下部電極のポリシリコン膜
表面の凹凸が大きくなり、下部電極上に形成した容量絶
縁膜のリーク電流特性や信頼性が劣化するという問題が
ある。なお、凹凸を小さくするためにシラン系ガスを用
いて550℃以下の低温で非晶質のシリコンを形成するこ
とは可能であるが、成長速度が1nm/分以下と非常に遅い
ため半導体装置を量産するには実用的でないという問題
点がある。
ポリシリコン膜をシラン系のガスを用いて600〜650℃の
成長温度で形成するために、下部電極のポリシリコン膜
表面の凹凸が大きくなり、下部電極上に形成した容量絶
縁膜のリーク電流特性や信頼性が劣化するという問題が
ある。なお、凹凸を小さくするためにシラン系ガスを用
いて550℃以下の低温で非晶質のシリコンを形成するこ
とは可能であるが、成長速度が1nm/分以下と非常に遅い
ため半導体装置を量産するには実用的でないという問題
点がある。
本発明の半導体装置の製造方法は、半導体基板上に非
晶質シリコン膜及び第１のポリシリコン膜を順次堆積し
て設ける工程と、不活性雰囲気中で熱処理して前記非晶
質シリコン膜を結晶化させて前記第１のポリシリコン膜
と一体化した第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜を選択的にエッチングして下
部電極を形成し前記下部電極の表面を被覆する容量部絶
縁膜及び前記容量部絶縁膜上に上部電極を設けて容量部
を形成する工程とを含んで構成される。
晶質シリコン膜及び第１のポリシリコン膜を順次堆積し
て設ける工程と、不活性雰囲気中で熱処理して前記非晶
質シリコン膜を結晶化させて前記第１のポリシリコン膜
と一体化した第２のポリシリコン膜を形成する工程と、
前記第２のポリシリコン膜を選択的にエッチングして下
部電極を形成し前記下部電極の表面を被覆する容量部絶
縁膜及び前記容量部絶縁膜上に上部電極を設けて容量部
を形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１上
に酸化シリコン膜２を選択的に形成し、次に、シラン系
ガスを用いて非晶質のシリコン膜３を減圧気相成長法に
より50nmの厚さに成長する。成長条件は、圧力0.1〜1To
rr、成長温度500〜550℃、ジシラン（Si2H6）ガスの流
量100〜1000cc/分で成長速度は５〜10nm/分である。
に酸化シリコン膜２を選択的に形成し、次に、シラン系
ガスを用いて非晶質のシリコン膜３を減圧気相成長法に
より50nmの厚さに成長する。成長条件は、圧力0.1〜1To
rr、成長温度500〜550℃、ジシラン（Si2H6）ガスの流
量100〜1000cc/分で成長速度は５〜10nm/分である。
次に、第１図（ｂ）に示すように、非晶質シリコン膜
３の上に減圧気相成長法によりポリシリコン膜４を0.2
〜0.6μｍの厚さに形成する。成長条件は、圧力0.5Torr
成長温度600〜650℃シラン流量２／分で成長速度は10
〜20nm/分である。
３の上に減圧気相成長法によりポリシリコン膜４を0.2
〜0.6μｍの厚さに形成する。成長条件は、圧力0.5Torr
成長温度600〜650℃シラン流量２／分で成長速度は10
〜20nm/分である。
次に、第１図（ｃ）に示すように、800〜900℃のN2雰
囲気中で５〜60分の熱処理を行い、非晶質のシリコン膜
３を結晶化させて一様なポリシリコン膜4aを形成する。
次に、N25〜20／分,O2100〜500cc/分,POCl3のN2バブ
リング流量を500〜1000cc/分で流して920℃でポリシリ
コン膜4aにリンを拡散し、ポリシリコン膜4aの比抵抗を
10-4〜10-1Ω・cmにする。
囲気中で５〜60分の熱処理を行い、非晶質のシリコン膜
３を結晶化させて一様なポリシリコン膜4aを形成する。
次に、N25〜20／分,O2100〜500cc/分,POCl3のN2バブ
リング流量を500〜1000cc/分で流して920℃でポリシリ
コン膜4aにリンを拡散し、ポリシリコン膜4aの比抵抗を
10-4〜10-1Ω・cmにする。
次に、第１図（ｄ）に示すように、ポリシリコン膜4a
を選択的にエッチングし、下部電流4bを形成する。次
に、下部電極4bを含む表面に窒化シリコン膜や酸化シリ
コン膜等の容量絶縁膜５及びポリシリコン膜を順次堆積
して選択的に順次エッチングし、下部電極4b及び容量絶
縁膜５及び上部電極６からなる容量部を形成する。
を選択的にエッチングし、下部電流4bを形成する。次
に、下部電極4bを含む表面に窒化シリコン膜や酸化シリ
コン膜等の容量絶縁膜５及びポリシリコン膜を順次堆積
して選択的に順次エッチングし、下部電極4b及び容量絶
縁膜５及び上部電極６からなる容量部を形成する。
第２図は容量絶縁膜として窒化シリコン膜を用いた場
合のリーク電流特性を示す図である。
合のリーク電流特性を示す図である。
第２図の縦軸はリーク電流密度（A/cm2）で、横軸は
容量絶縁膜に印加される電界強度（MV/cm）である。
容量絶縁膜に印加される電界強度（MV/cm）である。
第２図に示すように、従来例に比較して本発明を用い
ると、電界強度が約1MV/cm小さくなり従って、リーク電
流が流れにくくなっていることがわかる。これは本発明
の様にリンを含む非晶質シリコンを結晶化させてポリシ
リコン膜を形成すると、従来のポリシリコン膜に比較し
て本発明のポリシリコン膜の凹凸は非常に小さいので凹
凸に起因する容量絶縁膜のウィークスポットや、ピンホ
ールがなくなり、リーク電流が小さくなる。
ると、電界強度が約1MV/cm小さくなり従って、リーク電
流が流れにくくなっていることがわかる。これは本発明
の様にリンを含む非晶質シリコンを結晶化させてポリシ
リコン膜を形成すると、従来のポリシリコン膜に比較し
て本発明のポリシリコン膜の凹凸は非常に小さいので凹
凸に起因する容量絶縁膜のウィークスポットや、ピンホ
ールがなくなり、リーク電流が小さくなる。
また、非晶質のシリコン膜を結晶化させるための熱処
理は非晶質シリコン膜形成直後に行ってもよい。非晶質
シリコン膜だけで下部電極を形成してもよいが、非晶質
シリコン膜は、成長速度が遅いため実用的ではない。
理は非晶質シリコン膜形成直後に行ってもよい。非晶質
シリコン膜だけで下部電極を形成してもよいが、非晶質
シリコン膜は、成長速度が遅いため実用的ではない。
以上のように、本発明を用いると量産性を損うこと無
くリーク電流が小さく、信頼性のすぐれた容量部を備え
た半導体装置を製造できる。
くリーク電流が小さく、信頼性のすぐれた容量部を備え
た半導体装置を製造できる。
なお、非晶質シリコン膜の形成方法としてジシラン
（Si2H6）を用いたが、かわりにシラン（SiH4）を用い
ても良く、このときの成長条件は、圧力0.1〜1Torr、成
長温度550〜600℃、シラン流量は100〜1000cc/分で成長
速度は１〜5nm/分程度である。
（Si2H6）を用いたが、かわりにシラン（SiH4）を用い
ても良く、このときの成長条件は、圧力0.1〜1Torr、成
長温度550〜600℃、シラン流量は100〜1000cc/分で成長
速度は１〜5nm/分程度である。
以上説明したように本発明は、低温で形成した非晶質
シリコン膜とポリシリコン膜の積層を熱処理して一体化
したポリシリコン膜からなる下部電極を形成することに
より、下部電極の表面の凹凸が小さくなめらかになり、
そのためウィークスポットやピンホール等のない容量絶
縁膜が形成でき、リーク電流特性や信頼性の良い容量部
を得ることができるという効果を有する。
シリコン膜とポリシリコン膜の積層を熱処理して一体化
したポリシリコン膜からなる下部電極を形成することに
より、下部電極の表面の凹凸が小さくなめらかになり、
そのためウィークスポットやピンホール等のない容量絶
縁膜が形成でき、リーク電流特性や信頼性の良い容量部
を得ることができるという効果を有する。
また、非晶質シリコン膜とポリシリコン膜を重ねて用
いることにより、成長速度も従来のほとんどかわらない
まま、なめらかな膜を形成することができる。
いることにより、成長速度も従来のほとんどかわらない
まま、なめらかな膜を形成することができる。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図、第２図は
本発明と従来例の容量絶縁膜のリーク電流特性を示す図
である。 １……シリコン基板、２……酸化シリコン膜、３……非
晶質シリコン膜、4,4a……ポリシリコン膜、4c……下部
電極、５……容量絶縁膜、６……上部電極。
ための工程順に示した半導体チップの断面図、第２図は
本発明と従来例の容量絶縁膜のリーク電流特性を示す図
である。 １……シリコン基板、２……酸化シリコン膜、３……非
晶質シリコン膜、4,4a……ポリシリコン膜、4c……下部
電極、５……容量絶縁膜、６……上部電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】半導体基板上に非晶質シリコン膜及び第１
のポリシリコン膜を順次堆積して設ける工程と、不活性
雰囲気中で熱処理して前記非晶質シリコン膜を結晶化さ
せて前記第１のポリシリコン膜と一体化した第２のポリ
シリコン膜を形成する工程と、前記第２のポリシリコン
膜を選択的にエッチングして下部電極を形成し前記下部
電極の表面を被覆する容量部絶縁膜及び前記容量部絶縁
膜上に上部電極を設けて容量部を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2367390A JP2830295B2 (ja) | 1990-02-02 | 1990-02-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2367390A JP2830295B2 (ja) | 1990-02-02 | 1990-02-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03228361A JPH03228361A (ja) | 1991-10-09 |
| JP2830295B2 true JP2830295B2 (ja) | 1998-12-02 |
Family
ID=12117001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2367390A Expired - Fee Related JP2830295B2 (ja) | 1990-02-02 | 1990-02-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830295B2 (ja) |
-
1990
- 1990-02-02 JP JP2367390A patent/JP2830295B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03228361A (ja) | 1991-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3864817A (en) | Method of making capacitor and resistor for monolithic integrated circuits | |
| JPH08139278A (ja) | 半導体装置の製造方法 | |
| JPH06318676A (ja) | 半導体装置の製造方法 | |
| JP2830295B2 (ja) | 半導体装置の製造方法 | |
| JPH0562967A (ja) | 半導体装置の製造方法 | |
| JPH0817845A (ja) | 半導体装置及びその製造方法 | |
| JP2894764B2 (ja) | 半導体装置の製造方法 | |
| JP2707985B2 (ja) | 半導体装置の製造方法 | |
| US5324536A (en) | Method of forming a multilayered structure | |
| JP2830720B2 (ja) | 半導体装置の製造方法 | |
| JP3295481B2 (ja) | アルミニウムドーパント分布の形成方法 | |
| JP2699625B2 (ja) | 半導体装置の製造方法 | |
| JPH0563195A (ja) | 超薄膜トランジスタ及びその製造方法 | |
| KR960016220B1 (ko) | 반도체 장치의 제조 방법 | |
| JP3147930B2 (ja) | 多結晶シリコン高抵抗素子の製造方法 | |
| JP3064363B2 (ja) | Ｓｉ薄膜の形成方法 | |
| JPS6218758A (ja) | 半導体装置の製造方法 | |
| JPH0330293B2 (ja) | ||
| JPH0831818A (ja) | 絶縁薄膜の形成方法 | |
| JP3032227B2 (ja) | 半導体装置の製造方法 | |
| JPH06188266A (ja) | 半導体装置の製造方法 | |
| JPH07321044A (ja) | 半導体装置の製造方法 | |
| JPH08181317A (ja) | 半導体装置の製造方法 | |
| JPH0684926A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH0845838A (ja) | Ｓｏｉ構造の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |