JPH0845838A - Ｓｏｉ構造の製造方法 - Google Patents
Ｓｏｉ構造の製造方法Info
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- JPH0845838A JPH0845838A JP19360494A JP19360494A JPH0845838A JP H0845838 A JPH0845838 A JP H0845838A JP 19360494 A JP19360494 A JP 19360494A JP 19360494 A JP19360494 A JP 19360494A JP H0845838 A JPH0845838 A JP H0845838A
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Abstract
(57)【要約】
【目的】 真空度が数ｍＴｏｒｒの減圧化学気相成長法
（減圧ＣＶＤ法）が適用可能で、低コストで生産性の高
いＳＯＩ構造の製造方法を提供する。 【構成】 ＳＯＩ構造の製造方法は、（ａ）単結晶半導
体基板１０の結晶面に絶縁層１２が所定のパターンで形
成される工程、（ｂ）前記結晶面の表面を水素原子で終
端させて安定化させる工程、（ｃ）実質的に酸化成分を
除去した雰囲気において減圧化学気相成長によって、非
晶質半導体層１６が、前記結晶面および前記絶縁層１２
を連続して被覆する状態で形成される工程、および
（ｄ）前記非晶質半導体層１６が、熱処理によって単結
晶シリコン層１８とされる工程、を含む。
（減圧ＣＶＤ法）が適用可能で、低コストで生産性の高
いＳＯＩ構造の製造方法を提供する。 【構成】 ＳＯＩ構造の製造方法は、（ａ）単結晶半導
体基板１０の結晶面に絶縁層１２が所定のパターンで形
成される工程、（ｂ）前記結晶面の表面を水素原子で終
端させて安定化させる工程、（ｃ）実質的に酸化成分を
除去した雰囲気において減圧化学気相成長によって、非
晶質半導体層１６が、前記結晶面および前記絶縁層１２
を連続して被覆する状態で形成される工程、および
（ｄ）前記非晶質半導体層１６が、熱処理によって単結
晶シリコン層１８とされる工程、を含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板表面に被着
した絶縁膜上に半導体単結晶層を有するＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を製造する
方法に関する。
した絶縁膜上に半導体単結晶層を有するＳＯＩ（Ｓｉｌ
ｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を製造する
方法に関する。
【０００２】
【技術の背景】ＳＯＩ構造に素子を作製した場合、素子
分離が容易で高集積化，デバイスの信号伝送速度の高速
化等、従来の半導体基板に直接素子を作製した構造に比
べ、特性の向上を図れることから活発な研究開発が行わ
れている。
分離が容易で高集積化，デバイスの信号伝送速度の高速
化等、従来の半導体基板に直接素子を作製した構造に比
べ、特性の向上を図れることから活発な研究開発が行わ
れている。
【０００３】ＳＯＩ構造の形成方法としては、堆積膜再
結晶化法、エピタキシャル堆積法、単結晶分離法等が知
られている。これらのうち、堆積膜再結晶化法の１つと
して固相エピタキシー（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐ
ｉｔａｘｙ）法が知られている。
結晶化法、エピタキシャル堆積法、単結晶分離法等が知
られている。これらのうち、堆積膜再結晶化法の１つと
して固相エピタキシー（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐ
ｉｔａｘｙ）法が知られている。
【０００４】この固相エピタキシー法は、単結晶半導体
基板の表面の一部に絶縁層を形成し、ついで前記単結晶
半導体基板の表面および前記絶縁層の表面を連続して覆
う非晶質半導体層を形成し、この非晶質半導体層を熱処
理による固相エピタキシャル成長により単結晶化するこ
とにより、絶縁層上に単結晶半導体層を形成する。この
方法においては、前記半導体基板の表面と非晶質半導体
層との間に自然酸化膜等の皮膜が存在すると、この皮膜
によりエピタキシャル成長が阻害され、そのため前記非
晶質半導体層は単結晶化されず、多結晶化される。
基板の表面の一部に絶縁層を形成し、ついで前記単結晶
半導体基板の表面および前記絶縁層の表面を連続して覆
う非晶質半導体層を形成し、この非晶質半導体層を熱処
理による固相エピタキシャル成長により単結晶化するこ
とにより、絶縁層上に単結晶半導体層を形成する。この
方法においては、前記半導体基板の表面と非晶質半導体
層との間に自然酸化膜等の皮膜が存在すると、この皮膜
によりエピタキシャル成長が阻害され、そのため前記非
晶質半導体層は単結晶化されず、多結晶化される。
【０００５】このような問題を回避するため、従来で
は、以下のような超高真空装置によって非晶質半導体層
の形成が行われていた。すなわち、絶縁層が形成された
単結晶半導体基板を成膜室に装填した後、この基板を例
えば９００℃程度の高温に維持し、自然酸化膜を昇華に
よって除去した後、前記単結晶半導体基板を約５５０℃
以下の温度にまで降温させ、蒸着法等により非晶質半導
体層の成膜を行う。降温の際、成膜室は通常１×１０
-10 Ｔｏｒｒ以下の超高真空雰囲気に保たれており、前
記単結晶半導体基板の露出した表面に自然酸化膜が形成
されることを防いでいる。
は、以下のような超高真空装置によって非晶質半導体層
の形成が行われていた。すなわち、絶縁層が形成された
単結晶半導体基板を成膜室に装填した後、この基板を例
えば９００℃程度の高温に維持し、自然酸化膜を昇華に
よって除去した後、前記単結晶半導体基板を約５５０℃
以下の温度にまで降温させ、蒸着法等により非晶質半導
体層の成膜を行う。降温の際、成膜室は通常１×１０
-10 Ｔｏｒｒ以下の超高真空雰囲気に保たれており、前
記単結晶半導体基板の露出した表面に自然酸化膜が形成
されることを防いでいる。
【０００６】
【発明が解決しようとする課題】上述した超高真空装置
を用いた方法にあっては、自然酸化膜の除去および非晶
質半導体層の成膜に分子線エピタキシャル装置等のロー
ドロックシステムを有する超高真空装置を使用する必要
があり、生産性が極めて低いという問題があった。ま
た、この従来方法においては、蒸着法により非晶質半導
体層の成膜を行っているため、膜の堆積後４００〜５０
０℃で膜の焼き締めを行った後、固相エピタキシャル成
長を行わなければならず、工程数が多く、プロセス上不
利であるという問題もあった。
を用いた方法にあっては、自然酸化膜の除去および非晶
質半導体層の成膜に分子線エピタキシャル装置等のロー
ドロックシステムを有する超高真空装置を使用する必要
があり、生産性が極めて低いという問題があった。ま
た、この従来方法においては、蒸着法により非晶質半導
体層の成膜を行っているため、膜の堆積後４００〜５０
０℃で膜の焼き締めを行った後、固相エピタキシャル成
長を行わなければならず、工程数が多く、プロセス上不
利であるという問題もあった。
【０００７】本発明は、このような問題点を解決するも
のであり、その目的とするところは、真空度が数ｍＴｏ
ｒｒの減圧化学気相成長法（減圧ＣＶＤ法）が適用可能
で、低コストで生産性の高いＳＯＩ構造の製造方法を提
供することにある。
のであり、その目的とするところは、真空度が数ｍＴｏ
ｒｒの減圧化学気相成長法（減圧ＣＶＤ法）が適用可能
で、低コストで生産性の高いＳＯＩ構造の製造方法を提
供することにある。
【０００８】
【課題を解決するための手段および作用】本発明のＳＯ
Ｉ構造の製造方法は、（ａ）単結晶半導体基板の結晶面
に絶縁層が所定のパターンで形成される工程、（ｂ）前
記結晶面の表面を水素原子で終端させて安定化させる工
程、（ｃ）実質的に酸化成分を除去した雰囲気において
減圧化学気相成長によって、非晶質半導体層が、前記結
晶面および前記絶縁層を連続して被覆する状態で形成さ
れる工程、および（ｄ）前記非晶質半導体層が、熱処理
によって単結晶化される工程、を含む。
Ｉ構造の製造方法は、（ａ）単結晶半導体基板の結晶面
に絶縁層が所定のパターンで形成される工程、（ｂ）前
記結晶面の表面を水素原子で終端させて安定化させる工
程、（ｃ）実質的に酸化成分を除去した雰囲気において
減圧化学気相成長によって、非晶質半導体層が、前記結
晶面および前記絶縁層を連続して被覆する状態で形成さ
れる工程、および（ｄ）前記非晶質半導体層が、熱処理
によって単結晶化される工程、を含む。
【０００９】この発明においては、非晶質半導体層の形
成において、酸素ガス，水分等の成膜雰囲気に残留する
酸化成分を除去して自然酸化膜の形成を抑止した状態で
成膜を行うため、例えば到達真空度１ｍＴｏｒｒ程度の
減圧ＣＶＤ法によって成膜が可能となる。したがって、
従来この種の非晶質半導体層を形成する際に必要とされ
た到達真空度、１×１０-10 Ｔｏｒｒ以下の超高真空成
膜装置を用いなくても、ＬＳＩの成膜装置として一般的
に用いられている減圧ＣＶＤ装置によって低コストかつ
高生産性でＳＯＩ構造を製造することができる。
成において、酸素ガス，水分等の成膜雰囲気に残留する
酸化成分を除去して自然酸化膜の形成を抑止した状態で
成膜を行うため、例えば到達真空度１ｍＴｏｒｒ程度の
減圧ＣＶＤ法によって成膜が可能となる。したがって、
従来この種の非晶質半導体層を形成する際に必要とされ
た到達真空度、１×１０-10 Ｔｏｒｒ以下の超高真空成
膜装置を用いなくても、ＬＳＩの成膜装置として一般的
に用いられている減圧ＣＶＤ装置によって低コストかつ
高生産性でＳＯＩ構造を製造することができる。
【００１０】本発明においては、前記工程（ｂ）におい
ては、前記結晶面の表面を水素原子で終端させ、つま
り、前記結晶面の活性なＳｉに酸化性の物質以外の原子
を結合させることにより、該結晶面の表面を安定化させ
ることにより、単結晶半導体基板の表面の酸化が防止さ
れる。
ては、前記結晶面の表面を水素原子で終端させ、つま
り、前記結晶面の活性なＳｉに酸化性の物質以外の原子
を結合させることにより、該結晶面の表面を安定化させ
ることにより、単結晶半導体基板の表面の酸化が防止さ
れる。
【００１１】前記工程（ｂ）においては、水素原子によ
って結晶面の表面を終端させる方法としては、例えばエ
ッチングを好ましく用いることができる。具体的には、
水素含有化合物によるエッチングによって、前記単結晶
半導体基板の表面に形成された自然酸化膜を除去すると
ともに、該基板表面の活性なＳｉに水素原子を結合させ
ることにより表面を化学的に安定な状態とすることがで
き、自然酸化膜の再生を防止することができる。ただ
し、約２５０℃より高い温度では、前記単結晶半導体基
板の表面に結合した水素原子が離脱するため、該基板は
約２５０℃より低い温度に維持される。
って結晶面の表面を終端させる方法としては、例えばエ
ッチングを好ましく用いることができる。具体的には、
水素含有化合物によるエッチングによって、前記単結晶
半導体基板の表面に形成された自然酸化膜を除去すると
ともに、該基板表面の活性なＳｉに水素原子を結合させ
ることにより表面を化学的に安定な状態とすることがで
き、自然酸化膜の再生を防止することができる。ただ
し、約２５０℃より高い温度では、前記単結晶半導体基
板の表面に結合した水素原子が離脱するため、該基板は
約２５０℃より低い温度に維持される。
【００１２】水素含有化合物によるエッチングとして
は、希フッ化水素溶液によるウェットエッチング、ある
いは水素，塩酸，フッ酸等によるドライエッチング等を
用いることができ、特にフッ化水素を１〜５％の割合で
含む溶液によるウェットエッチングがプロセスの簡便
化，表面の化学的安定性の点より好ましい。
は、希フッ化水素溶液によるウェットエッチング、ある
いは水素，塩酸，フッ酸等によるドライエッチング等を
用いることができ、特にフッ化水素を１〜５％の割合で
含む溶液によるウェットエッチングがプロセスの簡便
化，表面の化学的安定性の点より好ましい。
【００１３】また、本発明において、非晶質半導体層の
成膜を行う際に雰囲気中に残留する酸素ガス，水分等の
酸化成分を実質的に除去することが必要である。酸化成
分を除去する方法としては、例えば、非晶質半導体層の
成膜を行う前に、前記単結晶半導体基板の露出表面に結
合した水素原子が離脱しない温度、すなわち約２５０℃
の温度より低い状態でシラン系化合物を導入し、該シラ
ン系化合物と酸化成分とを反応させることによって、酸
化成分を酸化シランあるいは前記シラン系化合物の一部
が酸素と置換された化合物として成膜室から除去する方
法が好ましい。
成膜を行う際に雰囲気中に残留する酸素ガス，水分等の
酸化成分を実質的に除去することが必要である。酸化成
分を除去する方法としては、例えば、非晶質半導体層の
成膜を行う前に、前記単結晶半導体基板の露出表面に結
合した水素原子が離脱しない温度、すなわち約２５０℃
の温度より低い状態でシラン系化合物を導入し、該シラ
ン系化合物と酸化成分とを反応させることによって、酸
化成分を酸化シランあるいは前記シラン系化合物の一部
が酸素と置換された化合物として成膜室から除去する方
法が好ましい。
【００１４】前記シラン系化合物としては、特に制限さ
れないが、モノシラン，ジシラン，トリシラン，テトラ
シラン等を例示することができる。この酸化成分を除去
する工程においては、基板表面に結合した水素が離脱す
る温度より低い温度に制御される。また、シラン系化合
物ガスの流量および成膜室の圧力は、成膜室の温度が前
記シラン系化合物の成膜温度まで達したとしても、ほと
んど成膜が行われないような雰囲気となる範囲で設定さ
れることが好ましい。
れないが、モノシラン，ジシラン，トリシラン，テトラ
シラン等を例示することができる。この酸化成分を除去
する工程においては、基板表面に結合した水素が離脱す
る温度より低い温度に制御される。また、シラン系化合
物ガスの流量および成膜室の圧力は、成膜室の温度が前
記シラン系化合物の成膜温度まで達したとしても、ほと
んど成膜が行われないような雰囲気となる範囲で設定さ
れることが好ましい。
【００１５】また、前記工程（ｃ）においては、非晶質
半導体層の成膜初期においては、成膜速度が例えば１オ
ングストローム／分〜１０オングストローム／分程度と
小さいことが好ましい。この初期過程において成膜速度
が速いと、非晶質半導体層の膜が島状に成長して好まし
くない。非晶質半導体層の成膜に用いられるシラン系化
合物としては、前述した酸化成分除去工程で用いられた
シラン系化合物と同様のものを用いることができ、両者
は同一でもよく、あるいは異なっていてもよい。
半導体層の成膜初期においては、成膜速度が例えば１オ
ングストローム／分〜１０オングストローム／分程度と
小さいことが好ましい。この初期過程において成膜速度
が速いと、非晶質半導体層の膜が島状に成長して好まし
くない。非晶質半導体層の成膜に用いられるシラン系化
合物としては、前述した酸化成分除去工程で用いられた
シラン系化合物と同様のものを用いることができ、両者
は同一でもよく、あるいは異なっていてもよい。
【００１６】さらに、前記非晶質半導体層の成膜温度は
約５２０℃以下の温度で行われることが好ましい。非晶
質半導体層の成膜温度が５２０℃を超えると、熱処理に
よって非晶質半導体層を単結晶化する際の横方向固相結
晶成長（Ｌ−ＳＰＥ：Ｌａｔｅｒａｌ−Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ）距離が急速に短くなる傾向
があるからである。また、前記非晶質半導体層の膜厚
は、素子の種類によっても異なるが、約０．５μｍ程度
以上であることが好ましい。膜厚が０．５μｍより小さ
いと、Ｌ−ＳＰＥ距離が急速に短くなる傾向があるから
である。
約５２０℃以下の温度で行われることが好ましい。非晶
質半導体層の成膜温度が５２０℃を超えると、熱処理に
よって非晶質半導体層を単結晶化する際の横方向固相結
晶成長（Ｌ−ＳＰＥ：Ｌａｔｅｒａｌ−Ｓｏｌｉｄ Ｐ
ｈａｓｅ Ｅｐｉｔａｘｙ）距離が急速に短くなる傾向
があるからである。また、前記非晶質半導体層の膜厚
は、素子の種類によっても異なるが、約０．５μｍ程度
以上であることが好ましい。膜厚が０．５μｍより小さ
いと、Ｌ−ＳＰＥ距離が急速に短くなる傾向があるから
である。
【００１７】前記工程（ｄ）における熱処理は、好まし
くは６２０℃以下の温度で行われる。熱処理温度が６２
０℃を超えると、Ｌ−ＳＰＥ距離が短くなる傾向があ
る。
くは６２０℃以下の温度で行われる。熱処理温度が６２
０℃を超えると、Ｌ−ＳＰＥ距離が短くなる傾向があ
る。
【００１８】本発明における半導体としては、Ｓｉが代
表的であるが、その他にＳｉＧｅなどを用いることがで
きる。
表的であるが、その他にＳｉＧｅなどを用いることがで
きる。
【００１９】
【実施例】本実施例のＳＯＩ構造の製造方法において
は、成膜装置として減圧ＣＶＤ装置が使用される。以
下、ＳＯＩ構造の製造工程について、図１〜図６を参照
して説明する。
は、成膜装置として減圧ＣＶＤ装置が使用される。以
下、ＳＯＩ構造の製造工程について、図１〜図６を参照
して説明する。
【００２０】まず、図１に示すように、（１００）面の
結晶面Ｆを有する単結晶シリコン基板（以下、単に「基
板」という）１０の前記結晶面Ｆ上に例えば膜厚１００
０オングストロームの酸化ケイ素（ＳｉＯ2 ）からなる
絶縁層１２ａが形成される。絶縁層１２ａの製造条件は
特に制限されないが、例えば、熱酸化プロセス等を用い
ることができる。
結晶面Ｆを有する単結晶シリコン基板（以下、単に「基
板」という）１０の前記結晶面Ｆ上に例えば膜厚１００
０オングストロームの酸化ケイ素（ＳｉＯ2 ）からなる
絶縁層１２ａが形成される。絶縁層１２ａの製造条件は
特に制限されないが、例えば、熱酸化プロセス等を用い
ることができる。
【００２１】ついで、図２に示すように、フォトレジス
ト塗布，露光・現像からなる一連のリソグラフィ技術お
よびエッチング技術により、所定のパターンを有する絶
縁層１２が形成される。
ト塗布，露光・現像からなる一連のリソグラフィ技術お
よびエッチング技術により、所定のパターンを有する絶
縁層１２が形成される。
【００２２】この工程では、絶縁層１２が形成されてい
ない結晶面ｆ上に自然酸化膜１４が形成される。シリコ
ン単結晶の表面は非常に活性であるため、大気中はもち
ろん、減圧下においても微量な酸素によって表面が酸化
され、数オングストロームの酸化膜が形成される。この
酸化膜を通常自然酸化膜と称する。この自然酸化膜１４
が存在すると、基板１０の単結晶面におけるエピタキシ
ャル成長が阻害される。
ない結晶面ｆ上に自然酸化膜１４が形成される。シリコ
ン単結晶の表面は非常に活性であるため、大気中はもち
ろん、減圧下においても微量な酸素によって表面が酸化
され、数オングストロームの酸化膜が形成される。この
酸化膜を通常自然酸化膜と称する。この自然酸化膜１４
が存在すると、基板１０の単結晶面におけるエピタキシ
ャル成長が阻害される。
【００２３】次に、図３に示すように、例えば１〜５％
の希フッ化水素溶液に前段の工程で得られた基板積層体
を数秒間浸漬することにより、自然酸化膜１４を除去す
る。この工程によって、自然酸化膜１４が除去されると
ともに、活性なシリコン結晶面に水素原子が結合して結
晶面が安定化することで、自然酸化膜の再成長が抑止さ
れる。ただし、シリコン結晶面に結合している水素原子
は約２５０℃より高い温度で離脱するため、これより低
い温度、好ましくは２００℃以下の温度に制御される必
要がある。
の希フッ化水素溶液に前段の工程で得られた基板積層体
を数秒間浸漬することにより、自然酸化膜１４を除去す
る。この工程によって、自然酸化膜１４が除去されると
ともに、活性なシリコン結晶面に水素原子が結合して結
晶面が安定化することで、自然酸化膜の再成長が抑止さ
れる。ただし、シリコン結晶面に結合している水素原子
は約２５０℃より高い温度で離脱するため、これより低
い温度、好ましくは２００℃以下の温度に制御される必
要がある。
【００２４】次に、図４に示すように、２５０℃より低
い温度、好ましくは室温〜２００℃に設定された減圧Ｃ
ＶＤ装置の成膜室内に前段の工程で得られた基板積層体
を設置し、モノシラン（ＳｉＨ4 ）ガスを微小流量で流
し、ＳｉＨ4 と酸素とを成膜させずに反応させ、酸素を
酸化ケイ素として除去し、自然酸化膜の成長を抑止す
る。ＳｉＨ4 ガスは装置内に残留する酸素ガスを酸化物
として完全に除去できる流量で導入されればよく、具体
的な数値は真空ポンプの排気速度等により異なるが、例
えば１〜５ｍＴｏｒｒの圧力、５〜２０ＳＣＣＭの流量
に設定される。ＳｉＨ4 ガスは室温程度の温度において
も酸素と反応するため、比較的低温でも酸素を酸化物と
して確実に除去することが可能である。
い温度、好ましくは室温〜２００℃に設定された減圧Ｃ
ＶＤ装置の成膜室内に前段の工程で得られた基板積層体
を設置し、モノシラン（ＳｉＨ4 ）ガスを微小流量で流
し、ＳｉＨ4 と酸素とを成膜させずに反応させ、酸素を
酸化ケイ素として除去し、自然酸化膜の成長を抑止す
る。ＳｉＨ4 ガスは装置内に残留する酸素ガスを酸化物
として完全に除去できる流量で導入されればよく、具体
的な数値は真空ポンプの排気速度等により異なるが、例
えば１〜５ｍＴｏｒｒの圧力、５〜２０ＳＣＣＭの流量
に設定される。ＳｉＨ4 ガスは室温程度の温度において
も酸素と反応するため、比較的低温でも酸素を酸化物と
して確実に除去することが可能である。
【００２５】ついで、装置内の温度を４８０〜５２０℃
程度まで昇温し、その後ジシラン（Ｓｉ2 Ｈ6 ）ガスを
例えば３００ＳＣＣＭの流量で流し、非晶質シリコン層
１６を例えば堆積速度１００オングストローム／分、膜
厚約０．５〜１μｍで成膜する。ここでの成膜条件に特
に制限はないが、膜厚等の均一性がよい条件とすること
が好ましい。
程度まで昇温し、その後ジシラン（Ｓｉ2 Ｈ6 ）ガスを
例えば３００ＳＣＣＭの流量で流し、非晶質シリコン層
１６を例えば堆積速度１００オングストローム／分、膜
厚約０．５〜１μｍで成膜する。ここでの成膜条件に特
に制限はないが、膜厚等の均一性がよい条件とすること
が好ましい。
【００２６】次に、図５に示すように、成膜室の温度を
５５０〜６２０℃程度まで昇温し、シード結晶部を構成
する基板１０の結晶面ｆから固相エピタキシャル成長に
より非晶質シリコン層１６を単結晶化し、単結晶シリコ
ン層１８ａを形成する。
５５０〜６２０℃程度まで昇温し、シード結晶部を構成
する基板１０の結晶面ｆから固相エピタキシャル成長に
より非晶質シリコン層１６を単結晶化し、単結晶シリコ
ン層１８ａを形成する。
【００２７】ついで、図６に示すように、単結晶シリコ
ン層１８ａをドライエッチングすることにより、所定の
パターンを有する単結晶シリコン層を１８を形成する。
ン層１８ａをドライエッチングすることにより、所定の
パターンを有する単結晶シリコン層を１８を形成する。
【００２８】以上の工程により、ＳＯＩ構造を量産性の
優れた減圧ＣＶＤ装置によって容易に製造することがで
きる。本実施例において、特に特徴的な点は、減圧ＣＶ
Ｄ装置を用いた場合には、その真空度が数ｍＴｏｒｒ程
度と低いため、通常、装置内に酸素がかなり多量に存在
するが、この酸素を非晶質シリコン層の形成前に除去す
る点にある。すなわち、非結晶シリコン層の成膜前に、
酸素と反応しやすいシラン系ガス、例えばＳｉＨ4 ガス
を微小量導入し、両者を反応させることにより、酸素ガ
スを雰囲気から除去して自然酸化膜の成長を阻止してい
る。これは、ＳｉＨ4 ガスが室温でも酸素と反応すると
いう性質と、５５０℃以下ではほとんど成膜が生じない
という性質を利用したものである。
優れた減圧ＣＶＤ装置によって容易に製造することがで
きる。本実施例において、特に特徴的な点は、減圧ＣＶ
Ｄ装置を用いた場合には、その真空度が数ｍＴｏｒｒ程
度と低いため、通常、装置内に酸素がかなり多量に存在
するが、この酸素を非晶質シリコン層の形成前に除去す
る点にある。すなわち、非結晶シリコン層の成膜前に、
酸素と反応しやすいシラン系ガス、例えばＳｉＨ4 ガス
を微小量導入し、両者を反応させることにより、酸素ガ
スを雰囲気から除去して自然酸化膜の成長を阻止してい
る。これは、ＳｉＨ4 ガスが室温でも酸素と反応すると
いう性質と、５５０℃以下ではほとんど成膜が生じない
という性質を利用したものである。
【００２９】絶縁層上に形成されるシリコン単結晶層を
例えば１０００オングストローム以下の薄い膜にする必
要がある場合には、図５に示す工程と、図６に示す工程
との間に次の工程を追加する。すなわち、図５に示す単
結晶シリコン層１８ａを必要な膜厚だけ残して表面を熱
酸化によりシリコン酸化膜とし、形成されたシリコン酸
化膜をエッチングにより除去する工程を追加する。この
とき、熱酸化の温度を１０００℃程度以上の高温とする
ことにより、単結晶シリコン層の結晶性をより向上させ
る効果も合せ持つことができる。
例えば１０００オングストローム以下の薄い膜にする必
要がある場合には、図５に示す工程と、図６に示す工程
との間に次の工程を追加する。すなわち、図５に示す単
結晶シリコン層１８ａを必要な膜厚だけ残して表面を熱
酸化によりシリコン酸化膜とし、形成されたシリコン酸
化膜をエッチングにより除去する工程を追加する。この
とき、熱酸化の温度を１０００℃程度以上の高温とする
ことにより、単結晶シリコン層の結晶性をより向上させ
る効果も合せ持つことができる。
【００３０】このようにして形成されたＳＯＩ構造を例
えばＭＯＳデバイスに適用する場合には、通常のシリコ
ン基板上にＭＯＳデバイスを製造する方法と同様にして
製造することができる。具体的には、例えば図７に示す
ように、ＳＯＩ構造をなす基体上において、単結晶シリ
コン層１８に図示しないソース・ドレイン拡散領域の形
成、ゲート酸化膜２０の形成、コンタクトホールの形
成、ゲート電極２２，ソース・ドレイン電極２４，２６
の形成、ＰＳＧ，ＢＰＳＧなどの絶縁膜２８の形成が行
われる。
えばＭＯＳデバイスに適用する場合には、通常のシリコ
ン基板上にＭＯＳデバイスを製造する方法と同様にして
製造することができる。具体的には、例えば図７に示す
ように、ＳＯＩ構造をなす基体上において、単結晶シリ
コン層１８に図示しないソース・ドレイン拡散領域の形
成、ゲート酸化膜２０の形成、コンタクトホールの形
成、ゲート電極２２，ソース・ドレイン電極２４，２６
の形成、ＰＳＧ，ＢＰＳＧなどの絶縁膜２８の形成が行
われる。
【００３１】次に、本発明のＳＯＩ構造の横方向固相結
晶成長（Ｌ−ＳＰＥ）に関して行った実験例について述
べる。
晶成長（Ｌ−ＳＰＥ）に関して行った実験例について述
べる。
【００３２】（１）Ｌ−ＳＰＥ距離の非晶質シリコン層
の膜厚に対する依存性を調べたところ、図８に示す結果
が得られた。なお、Ｌ−ＳＰＥ距離の測定は、サンプル
にライトエッチング（Ｗｒｉｇｈｔ ｅｔｃｈ）を施し
た後に光学顕微鏡により行った。
の膜厚に対する依存性を調べたところ、図８に示す結果
が得られた。なお、Ｌ−ＳＰＥ距離の測定は、サンプル
にライトエッチング（Ｗｒｉｇｈｔ ｅｔｃｈ）を施し
た後に光学顕微鏡により行った。
【００３３】図８から明らかなように、Ｌ−ＳＰＥ距離
は、非晶質シリコン層の膜厚が０．５μｍ程度以上で飽
和する傾向にある。したがって、非晶質シリコン層の膜
厚は素子によっても異なるが、０．５μｍ程度以上とす
るのが好ましい。
は、非晶質シリコン層の膜厚が０．５μｍ程度以上で飽
和する傾向にある。したがって、非晶質シリコン層の膜
厚は素子によっても異なるが、０．５μｍ程度以上とす
るのが好ましい。
【００３４】（２）Ｌ−ＳＰＥ距離の非晶質シリコン層
の成膜温度に対する依存性を調べたところ、図９に示す
結果が得られた。
の成膜温度に対する依存性を調べたところ、図９に示す
結果が得られた。
【００３５】図９から明らかなように、成膜温度が５２
０℃程度より高くなると、Ｌ−ＳＰＥ距離は急激に減少
する傾向にある。したがって、非晶質シリコン層の成膜
温度は５２０℃程度以下とするのが望ましい。
０℃程度より高くなると、Ｌ−ＳＰＥ距離は急激に減少
する傾向にある。したがって、非晶質シリコン層の成膜
温度は５２０℃程度以下とするのが望ましい。
【００３６】（３）Ｌ−ＳＰＥ距離の非晶質シリコン層
の単結晶化アニール温度に対する依存性を調べたとこ
ろ、図１０に示す結果が得られた。
の単結晶化アニール温度に対する依存性を調べたとこ
ろ、図１０に示す結果が得られた。
【００３７】図１０から明らかなように、結晶化アニー
ル温度が６２０℃程度を超えると、Ｌ−ＳＰＥ距離がや
や減少する傾向がある。したがって、非晶質シリコン層
の結晶化アニール温度は６２０℃程度以下とするのが望
ましい。
ル温度が６２０℃程度を超えると、Ｌ−ＳＰＥ距離がや
や減少する傾向がある。したがって、非晶質シリコン層
の結晶化アニール温度は６２０℃程度以下とするのが望
ましい。
【００３８】本発明のＳＯＩ構造は、ＭＯＳ素子をはじ
めとし、バイポーラトランジスタ、ＳＩＴ、ＩＧＢＴ等
のあらゆる半導体素子に適用することが可能であり、ま
た、三次元構造の集積回路システムに適用が可能であ
る。
めとし、バイポーラトランジスタ、ＳＩＴ、ＩＧＢＴ等
のあらゆる半導体素子に適用することが可能であり、ま
た、三次元構造の集積回路システムに適用が可能であ
る。
【００３９】
【発明の効果】本発明によれば、ＳＯＩ構造を構成する
非晶質半導体層の成膜を、ＬＳＩの生産現場で使用され
ている到達真空度が数ｍＴｏｒｒ程度の減圧ＣＶＤ装置
によって行うことが可能であることから、高い量産性を
有し、ＳＯＩ構造の素子を容易かつ低コストで作製する
ことが可能である。
非晶質半導体層の成膜を、ＬＳＩの生産現場で使用され
ている到達真空度が数ｍＴｏｒｒ程度の減圧ＣＶＤ装置
によって行うことが可能であることから、高い量産性を
有し、ＳＯＩ構造の素子を容易かつ低コストで作製する
ことが可能である。
【図１】本発明のＳＯＩ構造の製造プロセスの一工程を
示し、基板上に絶縁層を形成した状態を示す説明図であ
る。
示し、基板上に絶縁層を形成した状態を示す説明図であ
る。
【図２】図１に示す工程に引き続き、絶縁層をパターニ
ングした状態を示す説明図である。
ングした状態を示す説明図である。
【図３】図２に示す工程に引き続き、自然酸化膜を除去
した状態を示す説明図である。
した状態を示す説明図である。
【図４】図３に示す工程に引き続き、非晶質シリコン層
を形成した状態を示す説明図である。
を形成した状態を示す説明図である。
【図５】図４に示す工程に引き続き、熱処理により非晶
質シリコン層を単結晶化した状態を示す説明図である。
質シリコン層を単結晶化した状態を示す説明図である。
【図６】図５に示す工程に引き続き、単結晶シリコン層
をパターニングした状態を示す示す説明図である。
をパターニングした状態を示す示す説明図である。
【図７】本発明のＳＯＩ構造をＭＯＳＦＥＴに適用した
素子構造を示す図である。
素子構造を示す図である。
【図８】非晶質シリコン層の膜厚とＬ−ＳＰＥ距離との
関係を示す図である。
関係を示す図である。
【図９】非晶質シリコン層の成膜温度とＬ−ＳＰＥ距離
との関係を示す図である。
との関係を示す図である。
【図１０】非晶質シリコン層の結晶化アニール温度とＬ
−ＳＰＥ距離との関係を示す図である。
−ＳＰＥ距離との関係を示す図である。
１０ 基板 １２ 絶縁層（熱酸化膜） １４ 自然酸化膜 １６ 非晶質シリコン層 １８ 単結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮地 幸夫 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 (72)発明者 光嶋 康一 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内
Claims (3)
- 【請求項１】 （ａ）単結晶半導体基板の結晶面に絶縁
層が所定のパターンで形成される工程、（ｂ）前記結晶
面の表面を水素原子で終端させて安定化させる工程、
（ｃ）実質的に酸化成分を除去した雰囲気において減圧
化学気相成長によって、非晶質半導体層が、前記結晶面
および前記絶縁層を連続して被覆する状態で形成される
工程、および（ｄ）前記非晶質半導体層が、熱処理によ
って単結晶化される工程、 を含むＳＯＩ構造の製造方法。 - 【請求項２】 請求項１において、 前記工程（ｂ）は、水素含有化合物によるエッチングに
よって前記単結晶半導体基板の表面に形成された自然酸
化膜を除去し、水素原子で終端させた後、該基板を約２
５０℃より低い温度に維持する工程を含むＳＯＩ構造の
製造方法。 - 【請求項３】 請求項１または請求項２において、 前記工程（ｃ）は、前記非晶質半導体層の成膜を行う前
に、約２５０℃より低い雰囲気温度でシラン系化合物を
導入し、該シラン系化合物と雰囲気に残留する酸化成分
とを反応させることによって該酸化成分を酸化物として
雰囲気から除去する工程を含むＳＯＩ構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19360494A JP3240847B2 (ja) | 1994-07-26 | 1994-07-26 | Ｓｏｉ構造の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19360494A JP3240847B2 (ja) | 1994-07-26 | 1994-07-26 | Ｓｏｉ構造の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845838A true JPH0845838A (ja) | 1996-02-16 |
| JP3240847B2 JP3240847B2 (ja) | 2001-12-25 |
Family
ID=16310715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19360494A Expired - Fee Related JP3240847B2 (ja) | 1994-07-26 | 1994-07-26 | Ｓｏｉ構造の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240847B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
| US7524734B2 (en) | 2005-07-28 | 2009-04-28 | Seiko Epson Corporation | Wiring substrate, electro-optic device, electric apparatus, method of manufacturing wiring substrate, method of manufacturing electro-optic device, and method of manufacturing electric apparatus |
-
1994
- 1994-07-26 JP JP19360494A patent/JP3240847B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536054A (ja) * | 2002-08-14 | 2005-11-24 | エーエスエム アメリカ インコーポレイテッド | アモルファスケイ素含有膜の堆積 |
| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| US7524734B2 (en) | 2005-07-28 | 2009-04-28 | Seiko Epson Corporation | Wiring substrate, electro-optic device, electric apparatus, method of manufacturing wiring substrate, method of manufacturing electro-optic device, and method of manufacturing electric apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3240847B2 (ja) | 2001-12-25 |
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