JP2830720B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2830720B2 JP2830720B2 JP5285878A JP28587893A JP2830720B2 JP 2830720 B2 JP2830720 B2 JP 2830720B2 JP 5285878 A JP5285878 A JP 5285878A JP 28587893 A JP28587893 A JP 28587893A JP 2830720 B2 JP2830720 B2 JP 2830720B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に多結晶シリコン抵抗体の製造方法に関する。
特に多結晶シリコン抵抗体の製造方法に関する。
【０００２】
【従来の技術】多結晶シリコン抵抗体は、各種半導体デ
バイスの構成要素として重要な役割を担っており、特に
アナログ回路素子におけるトランジスタのバイアス電位
を固定する抵抗体においては、その抵抗値のばらつきが
トランジスタの利得に影響を与え、同一素子内での抵抗
値のばらつきはその素子の特性を著しく劣化させること
になる。
バイスの構成要素として重要な役割を担っており、特に
アナログ回路素子におけるトランジスタのバイアス電位
を固定する抵抗体においては、その抵抗値のばらつきが
トランジスタの利得に影響を与え、同一素子内での抵抗
値のばらつきはその素子の特性を著しく劣化させること
になる。
【０００３】例えば特開昭６４ー４２８５１号や特開平
１ー２５３２７１号に開示されているような従来の多結
晶シリコン抵抗体の抵抗値のばらつきを小さくする製造
方法について説明する。
１ー２５３２７１号に開示されているような従来の多結
晶シリコン抵抗体の抵抗値のばらつきを小さくする製造
方法について説明する。
【０００４】図４は特開昭６４ー４２８５１号に記載の
集積回路製造方法を説明するため工程順に配置した多結
晶シリコン抵抗体の断面図、（ａ）は窒化膜の形成工程
を示し（ｂ）は窒化膜の除去工程を示す。
集積回路製造方法を説明するため工程順に配置した多結
晶シリコン抵抗体の断面図、（ａ）は窒化膜の形成工程
を示し（ｂ）は窒化膜の除去工程を示す。
【０００５】図４ａにおいて、シリコン基板４１上にシ
リコン熱酸化膜４２を形成し、その上に多結晶シリコン
膜４３を成膜する。多結晶シリコン膜４３上にプラズマ
CVDにより、膜中に水素を多く含むシリコン窒化膜４４
を形成して後、熱処理により多結晶シリコン膜中に水素
を拡散させ、多結晶シリコン膜中のダングリングボンド
（不対結合手）を不活性化させている。それにより不純
物導入後の抵抗値の変動（低下）やばらつきを小さく抑
えることができる。次に、図４ｂに示すように、弗酸を
主成分とする溶液でシリコン窒化膜４４を除去する。
リコン熱酸化膜４２を形成し、その上に多結晶シリコン
膜４３を成膜する。多結晶シリコン膜４３上にプラズマ
CVDにより、膜中に水素を多く含むシリコン窒化膜４４
を形成して後、熱処理により多結晶シリコン膜中に水素
を拡散させ、多結晶シリコン膜中のダングリングボンド
（不対結合手）を不活性化させている。それにより不純
物導入後の抵抗値の変動（低下）やばらつきを小さく抑
えることができる。次に、図４ｂに示すように、弗酸を
主成分とする溶液でシリコン窒化膜４４を除去する。
【０００６】また、特開平１ー２５３２７１号によれ
ば、プラズマCVD 法において成膜ガスとしてのシランガ
スに対する水素ガスの比率を大きくすることにより成膜
速度を遅くして微結晶Si：H 膜を低温で形成し、同時に
不純物を導入することにより抵抗値を広範囲に制御で
き、ばらつきが少なく再現性の良い抵抗体を作製する。
ば、プラズマCVD 法において成膜ガスとしてのシランガ
スに対する水素ガスの比率を大きくすることにより成膜
速度を遅くして微結晶Si：H 膜を低温で形成し、同時に
不純物を導入することにより抵抗値を広範囲に制御で
き、ばらつきが少なく再現性の良い抵抗体を作製する。
【０００７】
【発明が解決しようとする課題】前述の通り、抵抗体の
抵抗値のばらつきを抑えることは素子の特性向上のため
には重要な課題である。一方、素子の高集積化に伴い、
抵抗体自身の微小化も必然的に必要となる。しかし、抵
抗体のサイズが多結晶シリコンの粒径と同程度になる
と、その抵抗体に含まれる結晶粒の数が抵抗体ごとに大
きく変化し、その抵抗値のばらつきは急激に増加するよ
うになる。従って、抵抗体の微小化と共に、多結晶シリ
コンの粒径も小さくする必要がある。
抵抗値のばらつきを抑えることは素子の特性向上のため
には重要な課題である。一方、素子の高集積化に伴い、
抵抗体自身の微小化も必然的に必要となる。しかし、抵
抗体のサイズが多結晶シリコンの粒径と同程度になる
と、その抵抗体に含まれる結晶粒の数が抵抗体ごとに大
きく変化し、その抵抗値のばらつきは急激に増加するよ
うになる。従って、抵抗体の微小化と共に、多結晶シリ
コンの粒径も小さくする必要がある。
【０００８】しかるに、従来の技術においては、不純物
導入後の熱処理により結晶粒径が大きく成長してしま
い、サイズの小さな抵抗体の形成には適さない。また、
特開昭６４ー４２８５１号に記載のものは多結晶シリコ
ン成膜後、シリコン窒化膜成膜、熱処理、窒化膜除去と
工程が多くなっており、また特開平１ー２５３２７１号
に記載のものは微結晶シリコン膜の成膜速度を低下させ
ていることにより、生産効率が悪い。
導入後の熱処理により結晶粒径が大きく成長してしま
い、サイズの小さな抵抗体の形成には適さない。また、
特開昭６４ー４２８５１号に記載のものは多結晶シリコ
ン成膜後、シリコン窒化膜成膜、熱処理、窒化膜除去と
工程が多くなっており、また特開平１ー２５３２７１号
に記載のものは微結晶シリコン膜の成膜速度を低下させ
ていることにより、生産効率が悪い。
【０００９】本発明は上述の点にかんがみてなされたも
ので、アナログデバイスに抵抗体として使用されている
多結晶シリコン膜の結晶粒径を小さくし、かつ抵抗体の
微小化においてもその抵抗値のばらつきを殆ど無くすこ
とができる生産効率の良い半導体装置の製造方法を提供
することを目的とする。
ので、アナログデバイスに抵抗体として使用されている
多結晶シリコン膜の結晶粒径を小さくし、かつ抵抗体の
微小化においてもその抵抗値のばらつきを殆ど無くすこ
とができる生産効率の良い半導体装置の製造方法を提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、シリコン基板
上に絶縁膜を形成する工程と、Ａｒプラズマを照射して
絶縁膜表面のダングリングボンドを増加させる工程と、
しかる後、絶縁膜上に直接多結晶シリコンを成膜して多
結晶シリコン抵抗体を形成する工程とを含むものです。
上に絶縁膜を形成する工程と、Ａｒプラズマを照射して
絶縁膜表面のダングリングボンドを増加させる工程と、
しかる後、絶縁膜上に直接多結晶シリコンを成膜して多
結晶シリコン抵抗体を形成する工程とを含むものです。
【００１１】また、本発明は、前記Ａｒプラズマの照射
条件が、出力２００〜４００Ｗ、圧力３〜５ｍＴｏｒ
ｒ、１〜３分の範囲であることを特徴とするものです。
条件が、出力２００〜４００Ｗ、圧力３〜５ｍＴｏｒ
ｒ、１〜３分の範囲であることを特徴とするものです。
【００１２】また、本発明は、シリコン基板上にプラズ
マＣＶＤ法で絶縁膜を形成する工程と、しかる後、前記
絶縁膜上に直接多結晶シリコンを成膜して多結晶シリコ
ン抵抗体を形成する工程とを含むことを特徴とするもの
です。
マＣＶＤ法で絶縁膜を形成する工程と、しかる後、前記
絶縁膜上に直接多結晶シリコンを成膜して多結晶シリコ
ン抵抗体を形成する工程とを含むことを特徴とするもの
です。
【００１３】また、本発明は、前記多結晶シリコン抵抗
体の最小寸法が５μｍ以下であることを特徴とするもの
です。
体の最小寸法が５μｍ以下であることを特徴とするもの
です。
【００１４】
【作用】プラズマCVD 法で形成された絶縁膜、もしく
は、プラズマ照射を受けた絶縁膜は、熱CVD 法や熱酸化
法で形成された絶縁膜にくらべ、表面の存在するダング
リングボンドの数が多く存在し、その絶縁膜上に多結晶
シリコン膜を成膜する際に、それが結晶核の基となり、
粒径の小さな多結晶シリコン膜を形成することができ
る。しかも、そのダングリングボンドと結晶粒との結合
により、後の熱処理による結晶粒の成長は抑えられ、そ
の結果、結晶粒の小さな多結晶シリコン抵抗体が形成さ
れる。
は、プラズマ照射を受けた絶縁膜は、熱CVD 法や熱酸化
法で形成された絶縁膜にくらべ、表面の存在するダング
リングボンドの数が多く存在し、その絶縁膜上に多結晶
シリコン膜を成膜する際に、それが結晶核の基となり、
粒径の小さな多結晶シリコン膜を形成することができ
る。しかも、そのダングリングボンドと結晶粒との結合
により、後の熱処理による結晶粒の成長は抑えられ、そ
の結果、結晶粒の小さな多結晶シリコン抵抗体が形成さ
れる。
【００１５】
【実施例】本発明を図面に基づいて説明する。
【００１６】図１は本発明の半導体装置製造方法を説明
するため工程順に配置した多結晶シリコン抵抗体の断面
図であり、（ａ）は熱酸化膜の形成工程、（ｂ）はプラ
ズマ照射工程、（ｃ）は多結晶シリコン薄膜の成膜工
程、（ｄ）はパターニング工程を示す。
するため工程順に配置した多結晶シリコン抵抗体の断面
図であり、（ａ）は熱酸化膜の形成工程、（ｂ）はプラ
ズマ照射工程、（ｃ）は多結晶シリコン薄膜の成膜工
程、（ｄ）はパターニング工程を示す。
【００１７】まず、面方位（１００）、抵抗率１×１０
-2 Ω・mのＰ型シリコン基板１１上に熱酸化膜１２を１０
０nm形成する（ａ）。その熱酸化膜１２の表面にＡｒプ
ラズマを照射し（ｂ）、表面のダングリングボンドを増
加させる。Ａｒプラズマ照射の条件としては、出力２０
０〜４００W 、圧力３〜５mTorr 、１〜３分の範囲で行
うのが望ましく、特に３００W 、４mTorr 、１分の条件
が最も効果的である。その後、LPCVD 法によりＰ（燐）
ドープト多結晶シリコン１３を１５０nm成膜し、Ｐの活
性化処理として、窒素雰囲気中において７００℃、３０
分の熱処理を行った（ｃ）。そのときの多結晶シリコン
薄膜の成膜条件としては、成膜温度６００℃、圧力２５
Pa、反応ガスＳｉ2Ｈ6＝１００sccmおよび４％−ＰＨ3
／Ｈｅ＝１００sccm( Ｈｅで４％に稀釋されたＰＨ ガ
ス１００sccm) である。次に、フォトリソグラフィー工
程およびイオンエッチング工程により、幅５μm 、長さ
５０μm の長方形にパターニングを行い（ｄ）、この両
端間の抵抗を測定した。
-2 Ω・mのＰ型シリコン基板１１上に熱酸化膜１２を１０
０nm形成する（ａ）。その熱酸化膜１２の表面にＡｒプ
ラズマを照射し（ｂ）、表面のダングリングボンドを増
加させる。Ａｒプラズマ照射の条件としては、出力２０
０〜４００W 、圧力３〜５mTorr 、１〜３分の範囲で行
うのが望ましく、特に３００W 、４mTorr 、１分の条件
が最も効果的である。その後、LPCVD 法によりＰ（燐）
ドープト多結晶シリコン１３を１５０nm成膜し、Ｐの活
性化処理として、窒素雰囲気中において７００℃、３０
分の熱処理を行った（ｃ）。そのときの多結晶シリコン
薄膜の成膜条件としては、成膜温度６００℃、圧力２５
Pa、反応ガスＳｉ2Ｈ6＝１００sccmおよび４％−ＰＨ3
／Ｈｅ＝１００sccm( Ｈｅで４％に稀釋されたＰＨ ガ
ス１００sccm) である。次に、フォトリソグラフィー工
程およびイオンエッチング工程により、幅５μm 、長さ
５０μm の長方形にパターニングを行い（ｄ）、この両
端間の抵抗を測定した。
【００１８】図２は作成した抵抗パターンの平面図であ
る。この図において、２２はシリコン熱酸化膜、２３は
抵抗Ｂ、２４は抵抗Ａ、２５は電極である。
る。この図において、２２はシリコン熱酸化膜、２３は
抵抗Ｂ、２４は抵抗Ａ、２５は電極である。
【００１９】図２に示すように間隔１５μm の隣あった
２個の抵抗Ａ、Ｂの抵抗値のばらつきを測定した。測定
結果を次表に示す。 プラズマ照射無しの場合 本発明の場合 抵抗値 抵抗値 抵抗Ａ ３７８Ω ２８２７Ω 抵抗Ｂ ３５２Ω ２７８７Ω ばらつき ３．５６％ ０．７１％ ただし、 である。
２個の抵抗Ａ、Ｂの抵抗値のばらつきを測定した。測定
結果を次表に示す。 プラズマ照射無しの場合 本発明の場合 抵抗値 抵抗値 抵抗Ａ ３７８Ω ２８２７Ω 抵抗Ｂ ３５２Ω ２７８７Ω ばらつき ３．５６％ ０．７１％ ただし、 である。
【００２０】また、酸化膜表面へのプラズマ照射を行わ
ない場合には、本発明に比べて抵抗値が１／８程度に減
少しているが、それは結晶粒径が本発明の場合に数１０
nm以下なのに対し、２００〜８００nmと大きくなってい
るためである。そこで、プラズマ照射無しの水準におい
ても抵抗値を本発明の値と揃えるために、４％−ＰＨ3
／Ｈｅガスの代わりに０．５％−ＰＨ3／Ｈｅガスを１
００sccm使用して成膜したところ、抵抗値は抵抗Ａ、Ｂ
それぞれ２４３１Ω、２６７５Ωとなり、ばらつきは
４．７９％に増加している。
ない場合には、本発明に比べて抵抗値が１／８程度に減
少しているが、それは結晶粒径が本発明の場合に数１０
nm以下なのに対し、２００〜８００nmと大きくなってい
るためである。そこで、プラズマ照射無しの水準におい
ても抵抗値を本発明の値と揃えるために、４％−ＰＨ3
／Ｈｅガスの代わりに０．５％−ＰＨ3／Ｈｅガスを１
００sccm使用して成膜したところ、抵抗値は抵抗Ａ、Ｂ
それぞれ２４３１Ω、２６７５Ωとなり、ばらつきは
４．７９％に増加している。
【００２１】以上のように、本発明の半導体装置製造方
法を用いることにより、結晶粒径を非常に小さくするこ
とができ、抵抗体間の抵抗値のばらつきを非常に小さく
することができる。
法を用いることにより、結晶粒径を非常に小さくするこ
とができ、抵抗体間の抵抗値のばらつきを非常に小さく
することができる。
【００２２】上記実施例において、熱酸化膜へのプラズ
マ照射により効果を得ているが、この方法の代わりにプ
ラズマCVD 法により成膜した酸化膜を用いても同様の効
果が得られる。なお、多結晶シリコン膜中への不純物の
導入方法として、上記実施例において成膜と同時に行っ
たインシチュー(in-situ) ドーピング法以外に拡散法や
イオン注入法を用いることもできる。
マ照射により効果を得ているが、この方法の代わりにプ
ラズマCVD 法により成膜した酸化膜を用いても同様の効
果が得られる。なお、多結晶シリコン膜中への不純物の
導入方法として、上記実施例において成膜と同時に行っ
たインシチュー(in-situ) ドーピング法以外に拡散法や
イオン注入法を用いることもできる。
【００２３】本発明の別の実施例（第２実施例）につい
て説明する。
て説明する。
【００２４】この第２実施例は抵抗体サイズの縮小によ
る隣接抵抗体抵抗値のばらつきについて調べたものであ
る。抵抗体の幅を１〜１０μm とし、長さはそれぞれ幅
の１０倍とし、抵抗体間隔をそれぞれ抵抗体幅の３倍と
している。その他の条件は上記の最初の実施例と同様で
ある。図３から１μm サイズの抵抗体においても、ばら
つきを１％以内に抑えることができることがわかる。
る隣接抵抗体抵抗値のばらつきについて調べたものであ
る。抵抗体の幅を１〜１０μm とし、長さはそれぞれ幅
の１０倍とし、抵抗体間隔をそれぞれ抵抗体幅の３倍と
している。その他の条件は上記の最初の実施例と同様で
ある。図３から１μm サイズの抵抗体においても、ばら
つきを１％以内に抑えることができることがわかる。
【００２５】図３は第２実施例における隣接抵抗体抵抗
のばらつきの変化を示すグラフである。
のばらつきの変化を示すグラフである。
【００２６】以上の二つの実施例から、本発明の半導体
装置の製造方法は隣接抵抗体間での抵抗値のばらつきを
抑えなければならないアナログ回路素子、例えば、Ａ／
Ｄ（アナログ／デジタル）コンバータ、Ｄ／Ａコンバー
タやオペアンプなどの微細化、高集積化に大いに有効な
手段であることがわかる。
装置の製造方法は隣接抵抗体間での抵抗値のばらつきを
抑えなければならないアナログ回路素子、例えば、Ａ／
Ｄ（アナログ／デジタル）コンバータ、Ｄ／Ａコンバー
タやオペアンプなどの微細化、高集積化に大いに有効な
手段であることがわかる。
【００２７】
【発明の効果】上述のように、本発明の半導体装置の製
造方法は、半導体基板上にダングリングボンドが増加し
た表面を持つ絶縁膜を形成し、その絶縁膜上に直接多結
晶シリコンを成膜して多結晶シリコン抵抗体を形成する
ので、多結晶シリコン膜の結晶粒径を数１０ｎｍ以下と
小さくすることができ、抵抗体の微小化においてもその
抵抗値のばらつきを殆ど無くすことができる。
造方法は、半導体基板上にダングリングボンドが増加し
た表面を持つ絶縁膜を形成し、その絶縁膜上に直接多結
晶シリコンを成膜して多結晶シリコン抵抗体を形成する
ので、多結晶シリコン膜の結晶粒径を数１０ｎｍ以下と
小さくすることができ、抵抗体の微小化においてもその
抵抗値のばらつきを殆ど無くすことができる。
【図１】本発明の半導体装置製造方法を説明するため工
程順に配置した多結晶シリコン抵抗体の断面図であり、
（ａ）は熱酸化膜の形成工程、（ｂ）はプラズマ照射工
程、（ｃ）は多結晶シリコン薄膜の成膜工程、（ｄ）は
パターニング工程を示す。
程順に配置した多結晶シリコン抵抗体の断面図であり、
（ａ）は熱酸化膜の形成工程、（ｂ）はプラズマ照射工
程、（ｃ）は多結晶シリコン薄膜の成膜工程、（ｄ）は
パターニング工程を示す。
【図２】本発明の半導体装置製造方法により作成した抵
抗パターンの平面図である。
抗パターンの平面図である。
【図３】本発明の半導体装置製造方法により作成した隣
接抵抗体の抵抗のばらつきの変化を示すグラフである。
接抵抗体の抵抗のばらつきの変化を示すグラフである。
【図４】従来の集積回路の製造方法を説明するため工程
順に配置した多結晶シリコン抵抗体の断面図であり、
（ａ）は窒化膜の形成工程を示し（ｂ）は窒化膜の除去
工程を示す。
順に配置した多結晶シリコン抵抗体の断面図であり、
（ａ）は窒化膜の形成工程を示し（ｂ）は窒化膜の除去
工程を示す。
１１ シリコン基板 １２ シリコン熱酸化膜 １３ Ｐ（燐）ドープト多結晶シリコン ２２ シリコン熱酸化膜 ２３ 抵抗 ２４ 抵抗 ２５ 電極 ４１ シリコン基板 ４２ シリコン熱酸化膜 ４３ 多結晶シリコン ４４ プラズマ堆積窒化膜
Claims (4)
- 【請求項１】 シリコン基板上に絶縁膜を形成する工程
と、該絶縁膜にＡｒプラズマを照射して該絶縁膜表面の
ダングリングボンドを増加させる工程と、しかる後、前
記絶縁膜上に直接多結晶シリコンを成膜して多結晶シリ
コン抵抗体を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記Ａｒプラズマの照射条件が、出力２
００〜４００Ｗ、圧力３〜５ｍＴｏｒｒ、１〜３分の範
囲であることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 シリコン基板上にプラズマＣＶＤ法で絶
縁膜を形成する工程と、しかる後、前記絶縁膜上に直接
多結晶シリコンを成膜して多結晶シリコン抵抗体を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記多結晶シリコン抵抗体の最小寸法が
５μｍ以下であることを特徴とする請求項１又は請求項
３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5285878A JP2830720B2 (ja) | 1993-10-19 | 1993-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5285878A JP2830720B2 (ja) | 1993-10-19 | 1993-10-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07115172A JPH07115172A (ja) | 1995-05-02 |
| JP2830720B2 true JP2830720B2 (ja) | 1998-12-02 |
Family
ID=17697202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5285878A Expired - Lifetime JP2830720B2 (ja) | 1993-10-19 | 1993-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830720B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248574A (ja) * | 1990-02-27 | 1991-11-06 | Nippon Seiki Co Ltd | ポリシリコン抵抗の製造方法 |
| JPH04147678A (ja) * | 1990-10-09 | 1992-05-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04170064A (ja) * | 1990-11-02 | 1992-06-17 | Kawasaki Steel Corp | 高抵抗素子およびその製造方法 |
-
1993
- 1993-10-19 JP JP5285878A patent/JP2830720B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07115172A (ja) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980108 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |