JPS5852843A - 半導体集積回路装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はグラフオエピタキシャル技術を利用した半導体
集積回路装置（ＩＣ）の製造法に関する。

高集積バイポーラＩＣにおいては、従来より半導体酸化
膜によるアイツレ−シーン（素子分離）方式力を採用さ
れている。この酸化膜アイソレージ冒ン方式は、例えば
Ｐ−型半導体基板の表面の一部４ＣＮ＋塩込層形成のた
めのＮ＋拡散を行なった上に全面にエピタキシャル半導
体層を形成し、このエピタキシャル半導体層の一部を補
償用エッチ除去しこのエッチした部分にアイソレージ冒
ン形成のための選択的酸化を行なうものである。この方
式によれば下記の問題があった。

（１１酸化膜アイソレージ１ンの境界部にそって「バー
ドヘッド」と称する隆起部を生じてこの隆起部をさけて
電極配線を形成するようになるため配線の高密度化が困
難である。

（２）　　酸化膜アイソレージｖａ７Ｗｃ囲まれた半導
体素子領域は前記隆起部の延長された「バード・ピーク
」ｋより表面積がせばめられ、素子の高集積化が困難で
ある。

（３）アイソレージ冒ン形成のため＜１１込層形成。

補償用エッチ、選択酸化等の複雑な工程と多くの時間を
要する。

（４）エビタキシャルエ福で埋込層よりの不純物のオー
トドーピングをまぬがれず、素子の特性に悪影響を与え
る。

本発明は上記した問題点を解消した新規なアイソレージ
１ン方法を提供することＫある。

第１図（ａ）〜（ｄ）は本発明によるアイソレージ１ン
方法を用いた半導体装置の製造法の好ましい例を示すも
のである。

偵）高抵抗Ｓ五半導体基体１を用意し、その表面に第１
の酸化膜（８４０，膜）２を例えば数１０００λの厚さ
に形成する。

（ｂ）　　上記酸化膜の上にアモルファス（非晶質）Ｓ
ｉ層３を約０．５〜１．２ｓｆＩ＠の厚さに生成する。

このときのアモルファスＳｉ層３生成の条件としては、
ＣＶＤ（Ｃｈｅｍｉｃａｌ　　Ｖａｐｏｒ　Ｄｅｐｏｓ
ｉｔｉｏｎ）法により、例えば５ｉＨ４の熱分解を比較
的低温度（約６００Ｃ）で行なうことにより前記アモル
ファスＳｔ層を形成する。

（Ｃ）　　この後、前記アモルファスＳ目−３の表面に
第２の酸化膜（ＳｉＯ１膜）４を熱酸化法又はＣＶＤ法
により例えば数１０００Ａ〜２．５μｍの厚さに形成す
る。この第２の酸化膜４ＩＩＣ対してホトエツチングを
行なってアイソレージ習ノとなるべき部分のアモルファ
スＳｉ層３を露出する。

（ｄ）　　次に、Ａｐｐｌ、Ｐｈｙｓ、ＬｅｔＬ・１３
７（５１，ＩＳｅｐｔｅｍｂｅｒ　　１９８０．Ｐ２Ｓ
５−４５６中に開示されているような非酸化性雰囲気中
でグラフオエピｌ　ｄｔ　Ｖ　−ｗ　ｋ処理（Ｇｒａｐ
ｈｏｅｐｉｔａｘａｌ　　重ｒｒｅｉｔ＋１、←ｎ、＋
ｔｔ　）を行なうととにより、第２の酸化膜４直下のア
モルファスＳｔ層を単結晶Ｓｔ層５となす一方、第２の
酸化膜に覆われないアモルファスＳｉ層を多結晶Ｓｔ層
６と化する。なおこのときのグラフオエピタキシャル処
理は非酸化性雰囲気、例えばＡｒ（又はＮｅ、Ｈｅ、Ｎ
、）中で１１００〜１３００Ｃでアニールするとと忙よ
り行なう。

このアニールはＳｉ基板の下方よりオープン加熱するか
又は上方よりレーザー加熱するととによって行なう。

このよう和して得られた半導体基体において、アモルフ
ァスＳｉを変化させた多結晶Ｓｉ層６をアイソレージ豐
ンとし、これｋより取り囲まれた単結晶層５Ｖｃ素子を
組み込んでＩＣを実現する。

上記多結晶Ｓ１層は初めのアモルファス８１層にノンド
ープＳｔを使用することにより電気的に高絶縁性のアイ
ンレーシ曹ンとして利用することができる。

第２図、第２Ａ図はアモルファスＳｉを変えた単結晶Ｓ
ｉ層中に選択ＮＰＮ＋拡散によりバイポーラトランジス
タを形成し、コンタクトホトエッチ後ＡＪ電極７を設け
た場合の例を示すものである。

第３図においては、アモルファスＳｉを変えた多結晶８
ｉ層をその表面から第１の酸化膜に達するアインレーシ
叢ン酸化膜８を形成する場合の例を示す。多結晶Ｓｉは
単結晶ＳＩＫ、比して分子構造が粗いために酸化されや
すく、酸化によって体積増加分も少ないために単結晶Ｓ
ｉを酸化した場合のような著しいバードヘッドやバード
ビークは生じない。この多結晶Ｓｉ層の酸化は適当な耐
酸化性物質をマスクとして多結晶Ｓｔ層全体Ｋ又は部分
的に行なうことができる。

また、これらバイポーラ素子のコレクタシリーズ抵抗を
小さくしたければ、グラフオエピタキシャル成長後にイ
オン打込みにより、高濃度コレクタ層を形成することが
できる。

以上実施例で述べた本発明によれば、下記のよ５な効果
が奏せられる。

（１）　　アモルファス８１のグラフオエピタキシャル
処理による多結晶Ｓｉ層アイソレージ１ノ又はそれを酸
化した酸化膜アイソレージ四ンはバードヘッド等の凹凸
を生ぜず平坦な表面が得られ、その上に電極配線を形成
する場合に凹凸による障害がなく高集積、高密度が達成
できる。

（２）工場数が少なく簡単であり、作業時間を短縮でき
る。

（３）埋込層のオートドーピングや基板自体の結晶欠陥
の影響がなく、半導体基体の原価低減が可能である。

本発明はバイポーラＩＣのみならず、金属−酸化膜半導
体（ＭＯ８ｍ半導体）の製造プロｌセスにも広く応用で
き、＋１１１に薄型の半導体デバイスの製造に有利であ
り、高集積度、高速の半導体装置、特にメモリ装置忙適
用できるものである。

【図面の簡単な説明】

第１図（１）〜（ｄ）は本発明による一実施例のプロセ
スを示す工程断面図、第２図は同完成時のｔＣの形態を
示す要部平面図、第２Ａ図は第２図におけるＡ−Ａ視断
面図、第３図は本発明の他の例の完成時のＩＣの形態を
示す断面図である。 １・・・Ｓｔ基体、２・・・第１の酸化膜、３・・・ア
モルファスＳｔ層、４・・・第２の酸化膜、５・・・単
結晶８１層、６・・・多結晶Ｓｔ層、７・・・ＡＪ電極
、８・・・アイソレージ曹ン酸化膜つ 第　　１　　図 ｔＭ＋ｔｔｔｔｔ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一生表面に第；ｌの半導体酸化膜を形
   成する工程、上記半導体酸化膜上に非晶質半導体層を形
   成する工場、非晶質半導体層の表面の一部に第２の半導
   体酸化膜を形成する工程、非酸化性雰囲気中でグラフオ
   エピタキシャル処理を行なうことにより、第２の半導体
   酸化膜下の半導体層を単結晶化すると同時に第２の半導
   体酸化膜の形成されない半導体層を多結晶化する工程、
   多結晶化された半導体層を電気的離隔部として単結晶化
   された半導体層に素子領域を形成する工程とから成るこ
   とを特徴とする半導体集積回路装置の製造法。 ２、上記多結晶化された半導体層を一部又は全部酸化す
   るととによって電気的離隔部とした特許請求の範囲第１
   項に記載の半導体集積回路装置の製造法。