JPH0645340A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0645340A JPH0645340A JP3295754A JP29575491A JPH0645340A JP H0645340 A JPH0645340 A JP H0645340A JP 3295754 A JP3295754 A JP 3295754A JP 29575491 A JP29575491 A JP 29575491A JP H0645340 A JPH0645340 A JP H0645340A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【目的】 エピタキシャル成長工程を不要とすることが
でき、かつ抵抗を低く抑え、しかも製品の強度性を確保
して高い信頼性を有する半導体装置を提供することを目
的とする。 【構成】 ベース層等の素子はｎ-型のシリコン層内に
形成する必要がある。しかし、図の基板２は全体がｎ-
型シリコンで構成されている為、エピタキシャル成長は
不要である。又、基板２の背面には、ベース層２１近傍
にまで背面凹部４が形成されている。そして、この背面
凹部４にコレクタ電極８が設けられている為、コレクタ
の抵抗を小さくすることが可能である。更に、基板２に
形成されるのは背面凹部４であり、全体的に薄く形成さ
れるものではない。従って、半導体装置の強度性を確保
することができる。
でき、かつ抵抗を低く抑え、しかも製品の強度性を確保
して高い信頼性を有する半導体装置を提供することを目
的とする。 【構成】 ベース層等の素子はｎ-型のシリコン層内に
形成する必要がある。しかし、図の基板２は全体がｎ-
型シリコンで構成されている為、エピタキシャル成長は
不要である。又、基板２の背面には、ベース層２１近傍
にまで背面凹部４が形成されている。そして、この背面
凹部４にコレクタ電極８が設けられている為、コレクタ
の抵抗を小さくすることが可能である。更に、基板２に
形成されるのは背面凹部４であり、全体的に薄く形成さ
れるものではない。従って、半導体装置の強度性を確保
することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び半導体装
置の製造方法に関し、特にエピタキシャル成長工程が不
要で製造が容易であり、製品の信頼性の高い半導体装置
を提供する技術に関する。
置の製造方法に関し、特にエピタキシャル成長工程が不
要で製造が容易であり、製品の信頼性の高い半導体装置
を提供する技術に関する。
【０００２】
【従来の技術】半導体装置である従来のトランジスタを
図５に示す。このトランジスタは、図に示すようにｎ+
型シリコン基板３０の上にｎ-型エピタキシャル成長層
３１が形成されている。そして、ｎ-型エピタキシャル
成長層３１内にＰ型拡散層３２及びｎ型拡散層３３が形
成され、各々ベース電極３４、エミッタ電極３５が設け
られている。尚、ベース電極３４、エミッタ電極３５に
は、それぞれベース端子Ｔ１、エミッタ端子Ｔ２が接続
される。又、ｎ+型シリコン基板３０の背面にはコレク
タ電極３６が形成され、ここにコレクタ端子Ｔ３が接続
されている。
図５に示す。このトランジスタは、図に示すようにｎ+
型シリコン基板３０の上にｎ-型エピタキシャル成長層
３１が形成されている。そして、ｎ-型エピタキシャル
成長層３１内にＰ型拡散層３２及びｎ型拡散層３３が形
成され、各々ベース電極３４、エミッタ電極３５が設け
られている。尚、ベース電極３４、エミッタ電極３５に
は、それぞれベース端子Ｔ１、エミッタ端子Ｔ２が接続
される。又、ｎ+型シリコン基板３０の背面にはコレク
タ電極３６が形成され、ここにコレクタ端子Ｔ３が接続
されている。
【０００３】このトランジスタは、以下のような工程を
経て製造される。まず、ｎ+型シリコン基板３０の上
に、ｎ-型エピタキシャル成長層３１をエピタキシャル
成長させる。このエピタキシャル成長は、一般にシリコ
ン基板を適量のガスと共に約1000℃以上の高温で加熱し
て行う。これによってｎ+型シリコン基板３０と構造的
に連結したｎ-型エピタキシャル成長層３１が形成され
る。
経て製造される。まず、ｎ+型シリコン基板３０の上
に、ｎ-型エピタキシャル成長層３１をエピタキシャル
成長させる。このエピタキシャル成長は、一般にシリコ
ン基板を適量のガスと共に約1000℃以上の高温で加熱し
て行う。これによってｎ+型シリコン基板３０と構造的
に連結したｎ-型エピタキシャル成長層３１が形成され
る。
【０００４】次に、ｎ-型エピタキシャル成長層３１内
にＰ型拡散層３２及びｎ型拡散層３３を形成する。ｎ-
型エピタキシャル成長層３１は、これらＰ型拡散層３２
及びｎ型拡散層３３を形成する為のものである。つま
り、ｎ+層はｎ-層に比べて不純物の濃度が高く抵抗が小
さい。この為、仮にこのｎ+層にＰ型拡散層３２等の素
子を形成してしまうと、素子の耐圧を確保することがで
きず、所望のトランジスタの特性が損われてしまうから
である。尚、Ｐ型拡散層３２及びｎ型拡散層３３の形成
は、イオン等の不純物の打込み、加熱による拡散処理に
よって行われる。
にＰ型拡散層３２及びｎ型拡散層３３を形成する。ｎ-
型エピタキシャル成長層３１は、これらＰ型拡散層３２
及びｎ型拡散層３３を形成する為のものである。つま
り、ｎ+層はｎ-層に比べて不純物の濃度が高く抵抗が小
さい。この為、仮にこのｎ+層にＰ型拡散層３２等の素
子を形成してしまうと、素子の耐圧を確保することがで
きず、所望のトランジスタの特性が損われてしまうから
である。尚、Ｐ型拡散層３２及びｎ型拡散層３３の形成
は、イオン等の不純物の打込み、加熱による拡散処理に
よって行われる。
【０００５】Ｐ型拡散層３２等の素子を形成した後、ｎ
-型エピタキシャル成長層３１の表面に絶縁層３７を施
し、ベース電極３４、エミッタ電極３５を形成してベー
ス端子Ｔ１、エミッタ端子Ｔ２を接続する。そして、ｎ
+型シリコン基板３０の背面にコレクタ電極３６及びコ
レクタ端子Ｔ３を形成する。
-型エピタキシャル成長層３１の表面に絶縁層３７を施
し、ベース電極３４、エミッタ電極３５を形成してベー
ス端子Ｔ１、エミッタ端子Ｔ２を接続する。そして、ｎ
+型シリコン基板３０の背面にコレクタ電極３６及びコ
レクタ端子Ｔ３を形成する。
【０００６】トランジスタ等の半導体装置は通常、図５
に示すように、その製品の強度性を確保する為、ｎ+型
シリコン基板３０が比較的厚く形成されている。しか
し、ｎ+型シリコン基板３０は、前述のようにｎ+層とし
て不純物の濃度が高く抵抗が小さい。この為、基板を厚
く形成し製品の強度性を確保する一方で、コレクタの抵
抗を低く抑えることができるようになっている。
に示すように、その製品の強度性を確保する為、ｎ+型
シリコン基板３０が比較的厚く形成されている。しか
し、ｎ+型シリコン基板３０は、前述のようにｎ+層とし
て不純物の濃度が高く抵抗が小さい。この為、基板を厚
く形成し製品の強度性を確保する一方で、コレクタの抵
抗を低く抑えることができるようになっている。
【０００７】
【発明が解決しようとする課題】上記従来の半導体装置
には以下のような問題があった。図５に示すトランジス
タは、まずｎ+型シリコン基板３０上にエピタキシャル
成長によってｎ-型エピタキシャル成長層３１を成長さ
せている。ところが、このエピタキシャル成長は、結晶
構造の伸長であるため成長に時間を要し、トランジスタ
製造の作業効率を低下させるという問題がある。
には以下のような問題があった。図５に示すトランジス
タは、まずｎ+型シリコン基板３０上にエピタキシャル
成長によってｎ-型エピタキシャル成長層３１を成長さ
せている。ところが、このエピタキシャル成長は、結晶
構造の伸長であるため成長に時間を要し、トランジスタ
製造の作業効率を低下させるという問題がある。
【０００８】この為、例えばｎ+型シリコン基板の代り
にｎ-型のシリコン基板を用いて、このｎ-型シリコン基
板の表面に直接、素子を形成することも考えられる。こ
のようにすれば、シリコン基板全体が初めからｎ-型と
して構成されている為、エピタキシャル成長工程を不要
とすることができる。
にｎ-型のシリコン基板を用いて、このｎ-型シリコン基
板の表面に直接、素子を形成することも考えられる。こ
のようにすれば、シリコン基板全体が初めからｎ-型と
して構成されている為、エピタキシャル成長工程を不要
とすることができる。
【０００９】しかし、ｎ-型のシリコン基板を用いた場
合、次のような新たな問題を生じる。上述のようにｎ-
層はｎ+層に比べて抵抗値が高い。この為、仮に図５に
示すｎ+型シリコン基板３０をｎ-層として構成した場
合、基板背面のコレクタの抵抗が大きくなり、トランジ
スタの飽和電流特性や遮断周波数特性が損われてしま
う。コレクタの抵抗を小さくする為にはトランジスタ全
体の厚みを薄く形成し、コレクタ電極３６をＰ型拡散層
３２に近づけて位置させればよい。ところが、これでは
トランジスタ製品の強度が低下してしまうという問題が
ある。
合、次のような新たな問題を生じる。上述のようにｎ-
層はｎ+層に比べて抵抗値が高い。この為、仮に図５に
示すｎ+型シリコン基板３０をｎ-層として構成した場
合、基板背面のコレクタの抵抗が大きくなり、トランジ
スタの飽和電流特性や遮断周波数特性が損われてしま
う。コレクタの抵抗を小さくする為にはトランジスタ全
体の厚みを薄く形成し、コレクタ電極３６をＰ型拡散層
３２に近づけて位置させればよい。ところが、これでは
トランジスタ製品の強度が低下してしまうという問題が
ある。
【００１０】そこで本発明は、エピタキシャル成長工程
を不要とすることができ、かつ抵抗を低く抑え、しかも
製品の強度性を確保して高い信頼性を有する半導体装置
を提供することを目的とする。
を不要とすることができ、かつ抵抗を低く抑え、しかも
製品の強度性を確保して高い信頼性を有する半導体装置
を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に係る半導体装
置は、素子領域を形成するに適した抵抗値を有する半導
体基板、半導体基板の基板表面に形成された素子領域、
半導体基板の基板背面に形成され、素子領域近傍に凹部
面が位置するよう形成された背面凹部、凹部面に接続さ
れた電極、を備えたことを特徴としている。
置は、素子領域を形成するに適した抵抗値を有する半導
体基板、半導体基板の基板表面に形成された素子領域、
半導体基板の基板背面に形成され、素子領域近傍に凹部
面が位置するよう形成された背面凹部、凹部面に接続さ
れた電極、を備えたことを特徴としている。
【００１２】請求項２に係る半導体装置の製造方法は、
素子領域を形成するに適した抵抗値を有する半導体基板
を製造する工程、半導体基板の基板表面に素子領域を形
成する工程、半導体基板の基板背面に、素子領域近傍に
凹部面が位置するよう背面凹部を形成する工程、凹部面
に電極を接続する工程、を備えたことを特徴としてい
る。
素子領域を形成するに適した抵抗値を有する半導体基板
を製造する工程、半導体基板の基板表面に素子領域を形
成する工程、半導体基板の基板背面に、素子領域近傍に
凹部面が位置するよう背面凹部を形成する工程、凹部面
に電極を接続する工程、を備えたことを特徴としてい
る。
【００１３】請求項３に係る半導体装置は、請求項１の
半導体装置において、背面凹部には、半導体基板の抵抗
値よりも低い抵抗値を有する半導体層が形成されてお
り、当該半導体層に電極が接続されている、ことを特徴
としている。
半導体装置において、背面凹部には、半導体基板の抵抗
値よりも低い抵抗値を有する半導体層が形成されてお
り、当該半導体層に電極が接続されている、ことを特徴
としている。
【００１４】
【作用】請求項１に係る半導体装置、及び請求項２に係
る半導体装置の製造方法においては、半導体基板全体が
素子領域を形成するに適した抵抗値を有するものとして
構成されている。従って、基板上に、素子領域を形成す
る為の成長層をエピタキシャル成長させる必要がない。
る半導体装置の製造方法においては、半導体基板全体が
素子領域を形成するに適した抵抗値を有するものとして
構成されている。従って、基板上に、素子領域を形成す
る為の成長層をエピタキシャル成長させる必要がない。
【００１５】又、背面凹部によって素子領域近傍に凹部
面が形成され、この凹部面に電極が接続されている。こ
の為、素子領域に近接して電極を設けることが可能とな
る。更に、基板背面に形成されるのは背面凹部であり、
半導体基板全体を薄く形成するものではない。従って、
半導体装置の強度性を確保することができる。
面が形成され、この凹部面に電極が接続されている。こ
の為、素子領域に近接して電極を設けることが可能とな
る。更に、基板背面に形成されるのは背面凹部であり、
半導体基板全体を薄く形成するものではない。従って、
半導体装置の強度性を確保することができる。
【００１６】請求項２に係る半導体装置においては、半
導体層に電極が接続されており、この半導体層は、半導
体基板の抵抗値よりも低い抵抗値を有している。この
為、半導体基板と電極との間の、極端な抵抗値変化を緩
和することができる。
導体層に電極が接続されており、この半導体層は、半導
体基板の抵抗値よりも低い抵抗値を有している。この
為、半導体基板と電極との間の、極端な抵抗値変化を緩
和することができる。
【００１７】
【実施例】本発明に係る半導体装置、及びその製造方法
の一実施例を説明する。図１は半導体装置であるＮＰＮ
型のトランジスタの一例を示す断面図であり、図２、図
３及び図４は図１のトランジスタの製造方法の各工程を
示している。この製造方法を以下に詳述する。
の一実施例を説明する。図１は半導体装置であるＮＰＮ
型のトランジスタの一例を示す断面図であり、図２、図
３及び図４は図１のトランジスタの製造方法の各工程を
示している。この製造方法を以下に詳述する。
【００１８】この実施例における半導体基板としては、
図２Ａに示すようにｎ-型シリコン基板２が用いられ
る。ｎ-型シリコン基板２は、不純物の濃度が低く抵抗
が大きい為、素子の形成に適した特性を有している。こ
のｎ-型シリコン基板２をまず、酸化雰囲気中にさら
し、その基板表面にシリコン酸化膜４１を成長させる
(図２Ａ)。
図２Ａに示すようにｎ-型シリコン基板２が用いられ
る。ｎ-型シリコン基板２は、不純物の濃度が低く抵抗
が大きい為、素子の形成に適した特性を有している。こ
のｎ-型シリコン基板２をまず、酸化雰囲気中にさら
し、その基板表面にシリコン酸化膜４１を成長させる
(図２Ａ)。
【００１９】そして、ｎ-型シリコン基板２の基板表面
にホウ素を打込み、熱拡散処理を施して素子領域である
Ｐ型のベース層２１を形成する(図２Ａ)。このベース層
２１の形成には写真蝕刻法（フォトレジストを使用す
る）が用いられる。すなわち、マスク層（図示せず）に
よって素子のパターンを形成し、ホウ素の打込みを行
う。パターン以外の部分においては、マスク層によって
ホウ素の打込みが阻止され、所望する箇所にベース層２
１を形成することができる。
にホウ素を打込み、熱拡散処理を施して素子領域である
Ｐ型のベース層２１を形成する(図２Ａ)。このベース層
２１の形成には写真蝕刻法（フォトレジストを使用す
る）が用いられる。すなわち、マスク層（図示せず）に
よって素子のパターンを形成し、ホウ素の打込みを行
う。パターン以外の部分においては、マスク層によって
ホウ素の打込みが阻止され、所望する箇所にベース層２
１を形成することができる。
【００２０】続いて、図２Ｂに示すようにベース層２１
中にｎ+型のエッミタ層２２を形成する。エミッタ層２
２の形成には、ベース層２１の場合と同様に写真蝕刻法
が用いられ、ヒ素又はリン等の打込み、拡散処理が行わ
れる。次に、図２Ｃに示すように、ｎ-型シリコン基板
２の基板背面に背面加工マスク４２を形成する。
中にｎ+型のエッミタ層２２を形成する。エミッタ層２
２の形成には、ベース層２１の場合と同様に写真蝕刻法
が用いられ、ヒ素又はリン等の打込み、拡散処理が行わ
れる。次に、図２Ｃに示すように、ｎ-型シリコン基板
２の基板背面に背面加工マスク４２を形成する。
【００２１】その後、図３Ａのように、背面加工マスク
４２を通じて基板背面に背面凹部４を形成する。この背
面凹部４の形成は、水酸化カリウム等を用いた化学腐食
処理（エッチング）を施すことによって行う。背面凹部
４のエッチング深さＬ５は、背面凹部４の開口径Ｌ２
（図２Ｃ）を選択することによって制御可能である。こ
の実施例においては、ｎ-型シリコン基板２の厚みＬ１
（図２Ｃ）が約500μmであるのに対して、開口径Ｌ２は
約700μmに形成されている。この開口径Ｌ２の選択によ
り、エッチング深さＬ５をベース層２１の直前、約10μ
m（図３、間隔Ｌ４）の状態に制御することができる。
尚、この場合のベース層２１の厚みＬ３は、約２μmで
ある。
４２を通じて基板背面に背面凹部４を形成する。この背
面凹部４の形成は、水酸化カリウム等を用いた化学腐食
処理（エッチング）を施すことによって行う。背面凹部
４のエッチング深さＬ５は、背面凹部４の開口径Ｌ２
（図２Ｃ）を選択することによって制御可能である。こ
の実施例においては、ｎ-型シリコン基板２の厚みＬ１
（図２Ｃ）が約500μmであるのに対して、開口径Ｌ２は
約700μmに形成されている。この開口径Ｌ２の選択によ
り、エッチング深さＬ５をベース層２１の直前、約10μ
m（図３、間隔Ｌ４）の状態に制御することができる。
尚、この場合のベース層２１の厚みＬ３は、約２μmで
ある。
【００２２】次に、背面凹部４にリン等を打込み、その
後、拡散処理を施して、ｎ+型の半導体層である背面拡
散層６を形成する（図３Ｂ参照）。仮に、この背面拡散
層６を形成せず、抵抗値の大きなｎ-型シリコン基板２
から直接、コレクタ電極を取り出した場合、寄生ダイオ
ードが発生しトランジスタの特性が損われてしまう。こ
の為、ｎ-型シリコン基板２とコレクタ電極との極端な
抵抗値変化を緩和する目的で、この背面拡散層６が形成
される。
後、拡散処理を施して、ｎ+型の半導体層である背面拡
散層６を形成する（図３Ｂ参照）。仮に、この背面拡散
層６を形成せず、抵抗値の大きなｎ-型シリコン基板２
から直接、コレクタ電極を取り出した場合、寄生ダイオ
ードが発生しトランジスタの特性が損われてしまう。こ
の為、ｎ-型シリコン基板２とコレクタ電極との極端な
抵抗値変化を緩和する目的で、この背面拡散層６が形成
される。
【００２３】背面拡散層６の形成後、各電極を取り出す
為の電極開口部８０をエッチングによって開口し（図３
Ｃ）、ここにベース電極２５、２７及びエミッタ電極２
６を設ける（図４Ａ）。そして、図４Ｂに示すように背
面凹部４にコレクタ電極８を形成する。コレクタ電極８
は、アルミニウム等によって構成する。この後、ｎ-型
シリコン基板２の表面に、リンガラスや窒化膜によって
保護膜４５を形成する（図４Ｃ）。
為の電極開口部８０をエッチングによって開口し（図３
Ｃ）、ここにベース電極２５、２７及びエミッタ電極２
６を設ける（図４Ａ）。そして、図４Ｂに示すように背
面凹部４にコレクタ電極８を形成する。コレクタ電極８
は、アルミニウム等によって構成する。この後、ｎ-型
シリコン基板２の表面に、リンガラスや窒化膜によって
保護膜４５を形成する（図４Ｃ）。
【００２４】図４Ｃに示す状態のｎ-型シリコン基板２
を所定幅で切断し、リードフレーム７０に付着させて図
１に示すトランジスタを得る。以上のような製造を行え
ば、製造工程においてエピタキシャル成長を行う必要が
なく、容易にトラジスタ等の半導体装置を得ることがで
きる。又、このシリコン基板２はｎ-型であり抵抗値は
大きいが、背面凹部４の形成によってコレクタ電極８を
ベース層２１の直前に位置させている。この為、コレク
タの抵抗を少なくすることができる。更に、ｎ-型シリ
コン基板２全体を薄く形成するものではなく、背面凹部
４によってコレクタ電極８を近接して位置させているこ
とから、トランジスタの強度性を確保することが可能と
なる。
を所定幅で切断し、リードフレーム７０に付着させて図
１に示すトランジスタを得る。以上のような製造を行え
ば、製造工程においてエピタキシャル成長を行う必要が
なく、容易にトラジスタ等の半導体装置を得ることがで
きる。又、このシリコン基板２はｎ-型であり抵抗値は
大きいが、背面凹部４の形成によってコレクタ電極８を
ベース層２１の直前に位置させている。この為、コレク
タの抵抗を少なくすることができる。更に、ｎ-型シリ
コン基板２全体を薄く形成するものではなく、背面凹部
４によってコレクタ電極８を近接して位置させているこ
とから、トランジスタの強度性を確保することが可能と
なる。
【００２５】
【発明の効果】請求項１に係る半導体装置、及び請求項
２に係る半導体装置の製造方法においては、基板上に、
素子領域を形成する為の成長層をエピタキシャル成長さ
せる必要がない。従って、製造が容易な半導体装置を提
供することができる。
２に係る半導体装置の製造方法においては、基板上に、
素子領域を形成する為の成長層をエピタキシャル成長さ
せる必要がない。従って、製造が容易な半導体装置を提
供することができる。
【００２６】又、背面凹部によって素子領域近傍に凹部
面が形成され、この凹部面に電極が接続されている為、
素子領域に近接して電極を設けることが可能となる。こ
の為、抵抗が低い半導体装置を提供することが可能とな
る。
面が形成され、この凹部面に電極が接続されている為、
素子領域に近接して電極を設けることが可能となる。こ
の為、抵抗が低い半導体装置を提供することが可能とな
る。
【００２７】更に、基板背面に形成されるのは背面凹部
であり、半導体基板全体を薄く形成するものではない
為、半導体装置の強度性を確保することができる。従っ
て、半導体装置の信頼性を向上させることができる。
であり、半導体基板全体を薄く形成するものではない
為、半導体装置の強度性を確保することができる。従っ
て、半導体装置の信頼性を向上させることができる。
【００２８】請求項２に係る半導体装置においては、半
導体基板と電極との間の、極端な抵抗値変化を緩和する
ことができる。従って、寄生ダイオードの発生を回避す
ることができ、より精度の高い半導体装置を提供するこ
とができる。
導体基板と電極との間の、極端な抵抗値変化を緩和する
ことができる。従って、寄生ダイオードの発生を回避す
ることができ、より精度の高い半導体装置を提供するこ
とができる。
【図１】本発明に係る半導体装置の一実施例であるトラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図２】図１に示すトランジスタの製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図３】図１に示すトランジスタの製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図４】図１に示すトランジスタの製造方法の一実施例
を示す断面図である。
を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図であ
る。
る。
２・・・・・ｎ-型シリコン基板 ４・・・・・背面凹部 ６・・・・・背面拡散層 ８・・・・・コレクタ電極 ２１・・・・ベース層 ２２・・・・エミッタ層
Claims (3)
- 【請求項１】素子領域を形成するに適した抵抗値を有す
る半導体基板、 半導体基板の基板表面に形成された素子領域、 半導体基板の基板背面に形成され、素子領域近傍に凹部
面が位置するよう形成された背面凹部、 凹部面に接続された電極、 を備えたことを特徴とする半導体装置。 - 【請求項２】素子領域を形成するに適した抵抗値を有す
る半導体基板を製造する工程、 半導体基板の基板表面に素子領域を形成する工程、 半導体基板の基板背面に、素子領域近傍に凹部面が位置
するよう背面凹部を形成する工程、 凹部面に電極を接続する工程、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】請求項１の半導体装置において、 背面凹部には、半導体基板の抵抗値よりも低い抵抗値を
有する半導体層が形成されており、 当該半導体層に電極が接続されている、 ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295754A JPH0645340A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置及びその製造方法 |
| US07/862,926 US5274265A (en) | 1991-11-12 | 1992-04-03 | Bipolar transistor with a particular electrode structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295754A JPH0645340A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645340A true JPH0645340A (ja) | 1994-02-18 |
Family
ID=17824737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295754A Pending JPH0645340A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274265A (ja) |
| JP (1) | JPH0645340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6581819B1 (en) | 1996-03-19 | 2003-06-24 | Hitachi, Ltd. | Panel structure, a friction stir welding method, and a panel |
| US7857182B2 (en) | 2005-11-28 | 2010-12-28 | Max Co., Ltd. | Stapler |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858828A (en) * | 1997-02-18 | 1999-01-12 | Symbios, Inc. | Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor |
| AU2001290068B2 (en) * | 2000-09-21 | 2006-03-02 | Cambridge Semiconductor Limited | Semiconductor device and method of forming a semiconductor device |
| JP4216634B2 (ja) * | 2003-04-23 | 2009-01-28 | 株式会社日立製作所 | 半導体装置 |
| US9893058B2 (en) * | 2015-09-17 | 2018-02-13 | Semiconductor Components Industries, Llc | Method of manufacturing a semiconductor device having reduced on-state resistance and structure |
| US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3777227A (en) * | 1972-08-21 | 1973-12-04 | Westinghouse Electric Corp | Double diffused high voltage, high current npn transistor |
| NL8700370A (nl) * | 1987-02-16 | 1988-09-16 | Philips Nv | Stralingsgevoelige halfgeleiderinrichting. |
| US5084750A (en) * | 1991-02-20 | 1992-01-28 | Raytheon Company | Push-pull heterojunction bipolar transistor |
-
1991
- 1991-11-12 JP JP3295754A patent/JPH0645340A/ja active Pending
-
1992
- 1992-04-03 US US07/862,926 patent/US5274265A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6581819B1 (en) | 1996-03-19 | 2003-06-24 | Hitachi, Ltd. | Panel structure, a friction stir welding method, and a panel |
| US7857182B2 (en) | 2005-11-28 | 2010-12-28 | Max Co., Ltd. | Stapler |
Also Published As
| Publication number | Publication date |
|---|---|
| US5274265A (en) | 1993-12-28 |
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