JPS641933B2 - - Google Patents
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- JPS641933B2 JPS641933B2 JP11769979A JP11769979A JPS641933B2 JP S641933 B2 JPS641933 B2 JP S641933B2 JP 11769979 A JP11769979 A JP 11769979A JP 11769979 A JP11769979 A JP 11769979A JP S641933 B2 JPS641933 B2 JP S641933B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
酸化膜分離方式によつて分離されたバイポーラト
ランジスタを有する半導体集積回路装置を製造す
る方法の改良に関するものである。
酸化膜分離方式によつて分離されたバイポーラト
ランジスタを有する半導体集積回路装置を製造す
る方法の改良に関するものである。
この種従来の酸化膜分離方式によつて分離され
たバイポーラトランジスタを有する半導体集積回
路装置としては第１図Ａ〜Ｇに示す方法によつて
製造されるものがある。第１図Ａ〜Ｇは酸化膜分
離方式のバイポーラ半導体集積回路装置を製造す
る従来の方法の一例を説明するためにその各製造
段階を示す要部断面図である。
たバイポーラトランジスタを有する半導体集積回
路装置としては第１図Ａ〜Ｇに示す方法によつて
製造されるものがある。第１図Ａ〜Ｇは酸化膜分
離方式のバイポーラ半導体集積回路装置を製造す
る従来の方法の一例を説明するためにその各製造
段階を示す要部断面図である。
まず、Ｐ形半導体基板１の主面部の一部にｎ形
不純物を選択的に導入して、表面不純物濃度が
1019cm-3程度以上であるn+形埋込みコレクタ層２
を形成する〔第１図Ａ〕。次にn+形埋込みコレク
タ層２上を含みＰ形半導体基板１の主面上にｎ形
半導体エピタキシヤル成長層３（以下「ｎ形エピ
タキシヤル層３」と略す）を成長させる〔第１図
Ｂ〕。次にｎ形エピタキシヤル層３の表面のn+形
埋込みコレクタ層２上の部分に、酸化ケイ素膜４
を下敷とする窒化ケイ素膜５からなり耐酸化性を
有する所定パターンのマスク６を形成する〔第１
図Ｃ〕。次に、マスク６を用いてｎ形エピタキシ
ヤル層３をその表面から所定の深さまで選択的に
エツチング除去して、n+形埋込みコレクタ層２
上に、マスク６の直下の活性領域となるｎ形エピ
タキシヤル３ａ（以下ｎ形エピタキシヤル層３ａ
を「活性領域３ａ」と呼ぶ）を残すとともに、マ
スク６で覆われていない部分のｐ形半導体基板１
上に所定厚さのｎ形エピタキシヤル層３ｂを残す
〔第１図Ｄ〕。次に、マスク６を用いて図示矢印イ
方向から５×1013〜1014cm-2程度の高密度のホウ
素イオンをｎ形エピタキシヤル層３ｂに選択的に
注入してこれをp+形化層３ｃにする〔第１図
Ｅ〕。次に、高温度の酸化性の雰囲気中において、
マスク６を用いてｐ形+形化層３ｃを選択的に酸
化して、厚さの厚い素子間分離用酸化ケイ素膜７
を形成する。このとき、p+形化層３ｃに注入さ
れたホウ素は、素子間分離用酸化ケイ素膜７の形
成時に、Ｐ形半導体基板１と素子間分離用酸化ケ
イ素膜７との界面部に偏析する。この偏析したホ
ウ素は、素子間分離用酸化ケイ素膜７に吸い込ま
れる割合が大きいが、p+形化層３ｃには、５×
1013〜1014cm-2程度の高密度のホウ素イオンが注
入されているので、素子間分離用酸化ケイ素膜７
の形成時にｐ形半導体基板１の素子間分離用酸化
ケイ素膜７との界面部にこの界面部がｎ形に反転
するのを防止するに十分なp+形領域８ａが形成
される。また、このp+形領域８ａが活性領域３
ａの素子間分離用酸化ケイ素膜７との界面部にも
拡がつており、この界面部にp+形領域８ｂが形
成される〔第１図Ｆ〕。なおｎ形埋込コレクタ層
２の素子間分離用酸化ケイ素膜７との界面部は
n+形埋込コレクタ層２の表面不純物濃度が1019cm
-3程度以上の高濃度であるため、p+形領域８ａの
拡がりによつて影響されることがない。
不純物を選択的に導入して、表面不純物濃度が
1019cm-3程度以上であるn+形埋込みコレクタ層２
を形成する〔第１図Ａ〕。次にn+形埋込みコレク
タ層２上を含みＰ形半導体基板１の主面上にｎ形
半導体エピタキシヤル成長層３（以下「ｎ形エピ
タキシヤル層３」と略す）を成長させる〔第１図
Ｂ〕。次にｎ形エピタキシヤル層３の表面のn+形
埋込みコレクタ層２上の部分に、酸化ケイ素膜４
を下敷とする窒化ケイ素膜５からなり耐酸化性を
有する所定パターンのマスク６を形成する〔第１
図Ｃ〕。次に、マスク６を用いてｎ形エピタキシ
ヤル層３をその表面から所定の深さまで選択的に
エツチング除去して、n+形埋込みコレクタ層２
上に、マスク６の直下の活性領域となるｎ形エピ
タキシヤル３ａ（以下ｎ形エピタキシヤル層３ａ
を「活性領域３ａ」と呼ぶ）を残すとともに、マ
スク６で覆われていない部分のｐ形半導体基板１
上に所定厚さのｎ形エピタキシヤル層３ｂを残す
〔第１図Ｄ〕。次に、マスク６を用いて図示矢印イ
方向から５×1013〜1014cm-2程度の高密度のホウ
素イオンをｎ形エピタキシヤル層３ｂに選択的に
注入してこれをp+形化層３ｃにする〔第１図
Ｅ〕。次に、高温度の酸化性の雰囲気中において、
マスク６を用いてｐ形+形化層３ｃを選択的に酸
化して、厚さの厚い素子間分離用酸化ケイ素膜７
を形成する。このとき、p+形化層３ｃに注入さ
れたホウ素は、素子間分離用酸化ケイ素膜７の形
成時に、Ｐ形半導体基板１と素子間分離用酸化ケ
イ素膜７との界面部に偏析する。この偏析したホ
ウ素は、素子間分離用酸化ケイ素膜７に吸い込ま
れる割合が大きいが、p+形化層３ｃには、５×
1013〜1014cm-2程度の高密度のホウ素イオンが注
入されているので、素子間分離用酸化ケイ素膜７
の形成時にｐ形半導体基板１の素子間分離用酸化
ケイ素膜７との界面部にこの界面部がｎ形に反転
するのを防止するに十分なp+形領域８ａが形成
される。また、このp+形領域８ａが活性領域３
ａの素子間分離用酸化ケイ素膜７との界面部にも
拡がつており、この界面部にp+形領域８ｂが形
成される〔第１図Ｆ〕。なおｎ形埋込コレクタ層
２の素子間分離用酸化ケイ素膜７との界面部は
n+形埋込コレクタ層２の表面不純物濃度が1019cm
-3程度以上の高濃度であるため、p+形領域８ａの
拡がりによつて影響されることがない。
次に、活性領域３ａ上からマスク６を除去した
のち、周知の選択拡散法で、活性領域３ａの表面
部の一部にｐ形不純物を導入してｐ形ベース層９
を形成し、ｐ形ベース層９の表面部の一部にｎ形
不純物を導入してn+形エミツタ層１０を形成す
るとともに、活性領域３ａのｐ形ベース層９の形
成部分を除く表面部の一部にｎ形不純物を導入し
てn+形コレクタコンタクト層１１を形成する。
しかるのち、ｐ形ベース層９上、n+形エミツタ
層１０上およびn+形コレクタコンタクト層１１
上を含み活性領域３ａの表面上に絶縁膜１２を形
成し、この絶縁膜１２の、ｐ形ベース層９上、
n+形エミツタ層１０上およびn+形コレクタコン
タクト層１１上のそれぞれの一部に電極接続用の
窓あけを行ない、これらの窓を通して、ｐ形ベー
ス層９に接続されたベース電極１３を形成し、
n+形エミツタ層１０に接続されたエミツタ電極
１４を形成するとともに、n+形コレクタコンタ
クト層１１に接続されたコレクタ電極１５を形成
して、ｐ形ベース層をベースとし、n+形エミツ
タ層１０をエミツタとし、活性領域３ａの残部を
コレクタとするバイポーラトランジスタを構成す
ると、この従来例による酸化膜分離方式の方式に
よつて分離されたバイポーラトランジスタを有す
る半導体集積回路装置が得られる〔第１図Ｇ〕。
のち、周知の選択拡散法で、活性領域３ａの表面
部の一部にｐ形不純物を導入してｐ形ベース層９
を形成し、ｐ形ベース層９の表面部の一部にｎ形
不純物を導入してn+形エミツタ層１０を形成す
るとともに、活性領域３ａのｐ形ベース層９の形
成部分を除く表面部の一部にｎ形不純物を導入し
てn+形コレクタコンタクト層１１を形成する。
しかるのち、ｐ形ベース層９上、n+形エミツタ
層１０上およびn+形コレクタコンタクト層１１
上を含み活性領域３ａの表面上に絶縁膜１２を形
成し、この絶縁膜１２の、ｐ形ベース層９上、
n+形エミツタ層１０上およびn+形コレクタコン
タクト層１１上のそれぞれの一部に電極接続用の
窓あけを行ない、これらの窓を通して、ｐ形ベー
ス層９に接続されたベース電極１３を形成し、
n+形エミツタ層１０に接続されたエミツタ電極
１４を形成するとともに、n+形コレクタコンタ
クト層１１に接続されたコレクタ電極１５を形成
して、ｐ形ベース層をベースとし、n+形エミツ
タ層１０をエミツタとし、活性領域３ａの残部を
コレクタとするバイポーラトランジスタを構成す
ると、この従来例による酸化膜分離方式の方式に
よつて分離されたバイポーラトランジスタを有す
る半導体集積回路装置が得られる〔第１図Ｇ〕。
ところで、この従来例の方法では、第１図Ｅの
断面図で示す段階において、５×1013〜1014cm-2
程度の高密度のホウ素イオンをｎ形エピタキシヤ
ル層３ｂに注入してこれをp+形化層３ｃにする
とき、ホウ素イオンの注入密度が高いため、p+
形化層３ｃに格子欠陥が多数形成される。このよ
うな格子欠陥が多数形成されたp+形化層３ｃを
アニーリングしても、これらの格子欠陥を完全に
は除去することができず、p+形化層３ｃ内に格
子欠陥が残留することになる。そうすると、第１
図Ｆの断面図で示す段階において、p+形化層３
ｃを選択的に酸化して素子間分離用酸化ケイ素膜
７を形成するとき、ｐ形半導体基板１の素子間分
離用酸化ケイ素膜７との界面部に、p+形化層３
ｃ内に残留した格子欠陥に起因する積層欠陥が発
生する。従つて、この従来例の方法では、積層欠
陥の発生を避けることができず、この積層欠陥の
発生によつて、活性領域３ａに構成されたバイポ
ーラトランジスタのpn接合部においてリーク電
流が流れるようになり、製品歩留りが大幅に低下
するという問題があつた。この問題はp+形化層
３ｃを選択的に酸化するときの温度が高いほど、
顕著である。
断面図で示す段階において、５×1013〜1014cm-2
程度の高密度のホウ素イオンをｎ形エピタキシヤ
ル層３ｂに注入してこれをp+形化層３ｃにする
とき、ホウ素イオンの注入密度が高いため、p+
形化層３ｃに格子欠陥が多数形成される。このよ
うな格子欠陥が多数形成されたp+形化層３ｃを
アニーリングしても、これらの格子欠陥を完全に
は除去することができず、p+形化層３ｃ内に格
子欠陥が残留することになる。そうすると、第１
図Ｆの断面図で示す段階において、p+形化層３
ｃを選択的に酸化して素子間分離用酸化ケイ素膜
７を形成するとき、ｐ形半導体基板１の素子間分
離用酸化ケイ素膜７との界面部に、p+形化層３
ｃ内に残留した格子欠陥に起因する積層欠陥が発
生する。従つて、この従来例の方法では、積層欠
陥の発生を避けることができず、この積層欠陥の
発生によつて、活性領域３ａに構成されたバイポ
ーラトランジスタのpn接合部においてリーク電
流が流れるようになり、製品歩留りが大幅に低下
するという問題があつた。この問題はp+形化層
３ｃを選択的に酸化するときの温度が高いほど、
顕著である。
また、第１図Ｆの断面図に示す段階において活
性領域３ａの素子間分離用酸化ケイ素膜７との界
面部に形成されたp+形領域８ｂが、第１図Ｇの
断面図に示す段階において活性領域３ａの表面部
に形成されたｐ形ベース層９と接するような構造
になり、活性領域３ａに構成されたバイポーラト
ランジスタのベース・コレクタ間のpn接合の容
量CTCが増大して、このバイポーラトランジスタ
の動作速度の高速化を図る上で、p+形領域８ｂ
が障害になるという問題もあつた。
性領域３ａの素子間分離用酸化ケイ素膜７との界
面部に形成されたp+形領域８ｂが、第１図Ｇの
断面図に示す段階において活性領域３ａの表面部
に形成されたｐ形ベース層９と接するような構造
になり、活性領域３ａに構成されたバイポーラト
ランジスタのベース・コレクタ間のpn接合の容
量CTCが増大して、このバイポーラトランジスタ
の動作速度の高速化を図る上で、p+形領域８ｂ
が障害になるという問題もあつた。
この発明は、かかる点に鑑みてなされたもの
で、素子間分離膜の形成に伴う積層欠陥の発生を
抑制するとともに、活性領域に形成されるバイポ
ーラトランジスタの接合容量Ctcの増大を防止で
きる半導体装置の製造方法を得ることを目的とす
る。
で、素子間分離膜の形成に伴う積層欠陥の発生を
抑制するとともに、活性領域に形成されるバイポ
ーラトランジスタの接合容量Ctcの増大を防止で
きる半導体装置の製造方法を得ることを目的とす
る。
この発明に係る半導体装置の製造方法は、第１
伝導形の半導体基板の主面部の一部に第２伝導形
の埋込コレクタ層を形成し、上記基板の主面部に
第１伝導形の不純物を導入して上記基板の埋込コ
レクタ層形成領域を除く主面部に第１伝導形の不
純物導入層を形成し、これらの上部に第１もしく
は第２伝導形の半導体エピタキシヤル成長層を成
長させ、この半導体エピタキシヤル成長層の上記
不純物導入層上の部分から選択的に第１伝導形の
不純物を導入し、上記半動体エピタキシヤル成長
層の上記不純物導入層上の部分を選択的に酸化し
て素子間分離用酸化ケイ素膜を形成するようにし
たものである。
伝導形の半導体基板の主面部の一部に第２伝導形
の埋込コレクタ層を形成し、上記基板の主面部に
第１伝導形の不純物を導入して上記基板の埋込コ
レクタ層形成領域を除く主面部に第１伝導形の不
純物導入層を形成し、これらの上部に第１もしく
は第２伝導形の半導体エピタキシヤル成長層を成
長させ、この半導体エピタキシヤル成長層の上記
不純物導入層上の部分から選択的に第１伝導形の
不純物を導入し、上記半動体エピタキシヤル成長
層の上記不純物導入層上の部分を選択的に酸化し
て素子間分離用酸化ケイ素膜を形成するようにし
たものである。
この発明においては、素子間分離のための不純
物導入層の形成を、埋込みコレクタ層形成直後の
第１回目の不純物導入と、素子間分離膜形成前の
第２回目の不純物導入とにより２回に分けて行う
ようにしたから、従来のように素子間分離膜形成
前に１回で多量の不純物導入を行つて不純物導入
層を形成する方法に比し、積層欠陥の発生を引き
起こす不純物導入層の格子欠陥の発生を抑制で
き、また活性領域の素子間分離膜との界面領域に
不純物導入層（p+形領域）が形成されることが
なく、形成されるバイポーラトランジスタのベー
ス・コレクタ間のpn接合容量Ctcが増大するのを
防止できる。
物導入層の形成を、埋込みコレクタ層形成直後の
第１回目の不純物導入と、素子間分離膜形成前の
第２回目の不純物導入とにより２回に分けて行う
ようにしたから、従来のように素子間分離膜形成
前に１回で多量の不純物導入を行つて不純物導入
層を形成する方法に比し、積層欠陥の発生を引き
起こす不純物導入層の格子欠陥の発生を抑制で
き、また活性領域の素子間分離膜との界面領域に
不純物導入層（p+形領域）が形成されることが
なく、形成されるバイポーラトランジスタのベー
ス・コレクタ間のpn接合容量Ctcが増大するのを
防止できる。
第２図Ａ〜Ｇはこの発明の一実施例である酸化
膜分離方式によつて分離されたバイポーラトラン
ジスタを有する半導体集積回路装置の各製造段階
順に示した要部断面図である。
膜分離方式によつて分離されたバイポーラトラン
ジスタを有する半導体集積回路装置の各製造段階
順に示した要部断面図である。
まず、ｐ形半導体基板１の主面部の一部にｎ形
不純物を選択的に導入して、表面不純物濃度が
1019cm-3程度以上であるn+形埋込みコレクタ層２
を形成する。次にn+形埋込みコレクタ層２を含
みｐ形半導体基板１の主面部に、図示矢印イ方向
から５×1012〜1013cm-2程度の密度のホウ素イオ
ンを注入して、ｐ形半導体基板１のn+形埋込み
コレクタ層２の形成領域を除く主面部にp+形不
純物導入層１６を形成する〔第２図Ａ〕。この段
階におけるホウ素イオンの注入密度が、n+形埋
込みコレクタ層２の表面不純物濃度に比べて、極
めて小さいので、n+形埋込みコレクタ層２はほ
とんど影響を受けない。次いで、n+形埋込みコ
レクタ層２上を含みp+形不純物導入層１６上に
ｎ形エピタキシヤル層３を形成する〔第２図Ｂ〕。
次にn+形埋込みコレクタ層２上の、活性領域に
なるｎ形エピタキシヤル層３の表面に、酸化ケイ
素膜４を下敷とする窒化ケイ素膜５からなり耐酸
化性を有する所定パターンのマスク６を形成する
〔第２図Ｃ〕。次に、マスク６を用いてｎ形エピタ
キシヤル層３をその表面から所定の深さまで選択
的にエツチング除去して、n+形埋込みコレクタ
層２上に、マスク６の直下の活性領域となるｎ形
エピタキシヤル層３ａを残すとともに、p+形不
純物導入層１６上に所定厚さのｎ形エピタキシヤ
ル層３ｂを残す〔第２図Ｄ〕。次に、マスク６を
用用いて図示矢印イ方向から５×1012〜1013cm-2
程度の密度のホウ素イオンをｎ形エピタキシヤル
層３ｂに選択的に注入して、これをp+形化層３
ｃにする〔第２図Ｅ〕。即ち、前記第２図Ａで行
なつたイオン注入の注入量と今回のイオン注入量
との和が、従来の第１図Ｅで行なつたイオン注入
量となるような注入量でもつてイオン注入を行
う。次に高温度の酸化性の雰囲気中において、マ
スク６を用いてp+形化層３ｃを選択的に酸化し
て、素子間分離用酸化ケイ素膜７を形成する〔第
２図Ｆ〕。次に、活性領域３ａ上からマスク６を
除去したのち、第１図Ｇの断面図で示した段階と
同様の段階を経て、活性領域３ａにｐ形ベース層
９をベースとし、n+形エミツタ層１０をエミツ
タとし、活性領域３ａの残部をコレクタとするバ
イポーラトランジスタを構成すると、この実施例
の方法による酸化膜分離方式によつて分離された
バイポーラトランジスタを有する半導体集積回路
装置が得られる〔第２図Ｇ〕。
不純物を選択的に導入して、表面不純物濃度が
1019cm-3程度以上であるn+形埋込みコレクタ層２
を形成する。次にn+形埋込みコレクタ層２を含
みｐ形半導体基板１の主面部に、図示矢印イ方向
から５×1012〜1013cm-2程度の密度のホウ素イオ
ンを注入して、ｐ形半導体基板１のn+形埋込み
コレクタ層２の形成領域を除く主面部にp+形不
純物導入層１６を形成する〔第２図Ａ〕。この段
階におけるホウ素イオンの注入密度が、n+形埋
込みコレクタ層２の表面不純物濃度に比べて、極
めて小さいので、n+形埋込みコレクタ層２はほ
とんど影響を受けない。次いで、n+形埋込みコ
レクタ層２上を含みp+形不純物導入層１６上に
ｎ形エピタキシヤル層３を形成する〔第２図Ｂ〕。
次にn+形埋込みコレクタ層２上の、活性領域に
なるｎ形エピタキシヤル層３の表面に、酸化ケイ
素膜４を下敷とする窒化ケイ素膜５からなり耐酸
化性を有する所定パターンのマスク６を形成する
〔第２図Ｃ〕。次に、マスク６を用いてｎ形エピタ
キシヤル層３をその表面から所定の深さまで選択
的にエツチング除去して、n+形埋込みコレクタ
層２上に、マスク６の直下の活性領域となるｎ形
エピタキシヤル層３ａを残すとともに、p+形不
純物導入層１６上に所定厚さのｎ形エピタキシヤ
ル層３ｂを残す〔第２図Ｄ〕。次に、マスク６を
用用いて図示矢印イ方向から５×1012〜1013cm-2
程度の密度のホウ素イオンをｎ形エピタキシヤル
層３ｂに選択的に注入して、これをp+形化層３
ｃにする〔第２図Ｅ〕。即ち、前記第２図Ａで行
なつたイオン注入の注入量と今回のイオン注入量
との和が、従来の第１図Ｅで行なつたイオン注入
量となるような注入量でもつてイオン注入を行
う。次に高温度の酸化性の雰囲気中において、マ
スク６を用いてp+形化層３ｃを選択的に酸化し
て、素子間分離用酸化ケイ素膜７を形成する〔第
２図Ｆ〕。次に、活性領域３ａ上からマスク６を
除去したのち、第１図Ｇの断面図で示した段階と
同様の段階を経て、活性領域３ａにｐ形ベース層
９をベースとし、n+形エミツタ層１０をエミツ
タとし、活性領域３ａの残部をコレクタとするバ
イポーラトランジスタを構成すると、この実施例
の方法による酸化膜分離方式によつて分離された
バイポーラトランジスタを有する半導体集積回路
装置が得られる〔第２図Ｇ〕。
このようなこの実施例の方法では、第２図Ａの
断面図に示した段階において、あらかじめｐ形半
導体基板１のn+形埋込みコレクタ層２の形成領
域を除く主面部にp+形不純物導入層１６が形成
されているので、第２図Ｅの断面図に示した段階
において、p+形化層３ｃを形成するためのホウ
素イオンのｎ形エピタキシヤル層３ｂへの注入量
を、第１図Ｅの断面図で示した従来例の段階にお
ける注入量より１桁程度下げても、第２図Ｆの断
面図に示した段階において、ｐ形半導体基板１の
素子間分離用酸化ケイ素膜７との界面部がｎ形に
反転するのを防止することができる。このよう
に、第２図Ｅの断面図に示した段階におけるホウ
素イオンの注入量を少くすることができるため、
p+形化層３ｃに形成される格子欠陥を少なくす
ることが可能となり、この格子欠陥をp+形化層
３ｃのアニーリングによつて除去することができ
る。これによつて、第２図Ｆの断面図に示した段
階において、ｐ形半導体基板１と素子間分離用酸
化ケイ素膜７との界面部に積層欠陥が発生するの
を抑制することができる。従つて、第２図Ｇの断
面図に示した段階において、活性領域３ａに構成
されたバイポーラトランジスタのpn接合部に、
リーク電流が流れるようになることがなく、製品
歩留りを向上させることができる。また、第２図
Ｅの断面図に示した段階におけるホウ素イオンの
注入量を少なくすることができるため、第２図Ｆ
の断面図に示した段階において、活性領域３ａの
素子間分離用酸化ケイ素膜７との界面部に、第１
図Ｆの断面図に示した従来例の段階のように、
p+形領域が形成されることがない。従つて、第
２図Ｇの断面図に示した段階において、活性領域
３ａに構成されたバイポーラトランジスタのベー
ス・コレクタ間のpn接合の容量CTCが増大するこ
となく、その動作の高速化を図ることができる。
断面図に示した段階において、あらかじめｐ形半
導体基板１のn+形埋込みコレクタ層２の形成領
域を除く主面部にp+形不純物導入層１６が形成
されているので、第２図Ｅの断面図に示した段階
において、p+形化層３ｃを形成するためのホウ
素イオンのｎ形エピタキシヤル層３ｂへの注入量
を、第１図Ｅの断面図で示した従来例の段階にお
ける注入量より１桁程度下げても、第２図Ｆの断
面図に示した段階において、ｐ形半導体基板１の
素子間分離用酸化ケイ素膜７との界面部がｎ形に
反転するのを防止することができる。このよう
に、第２図Ｅの断面図に示した段階におけるホウ
素イオンの注入量を少くすることができるため、
p+形化層３ｃに形成される格子欠陥を少なくす
ることが可能となり、この格子欠陥をp+形化層
３ｃのアニーリングによつて除去することができ
る。これによつて、第２図Ｆの断面図に示した段
階において、ｐ形半導体基板１と素子間分離用酸
化ケイ素膜７との界面部に積層欠陥が発生するの
を抑制することができる。従つて、第２図Ｇの断
面図に示した段階において、活性領域３ａに構成
されたバイポーラトランジスタのpn接合部に、
リーク電流が流れるようになることがなく、製品
歩留りを向上させることができる。また、第２図
Ｅの断面図に示した段階におけるホウ素イオンの
注入量を少なくすることができるため、第２図Ｆ
の断面図に示した段階において、活性領域３ａの
素子間分離用酸化ケイ素膜７との界面部に、第１
図Ｆの断面図に示した従来例の段階のように、
p+形領域が形成されることがない。従つて、第
２図Ｇの断面図に示した段階において、活性領域
３ａに構成されたバイポーラトランジスタのベー
ス・コレクタ間のpn接合の容量CTCが増大するこ
となく、その動作の高速化を図ることができる。
ここで、p+形不純物導入層１６の形成を、第
２図Ａに示した工程でのみ行う方法が特開昭53−
117988号公報に記載されている。しかるにこの方
法では、上記工程で多量のイオン注入を行う必要
があり、このため後工程でｎ形エピタキシヤル層
３を成長させる際、該エピタキシヤル層のn+形
埋込みコレクタ層２真上部分に上記注入したイオ
ンが吸い込まれ、この部分がｐ形に反転していわ
ゆるフアントム層が形成されることがある。この
フアントム層は周知のように素子特性に悪影響を
与える。これに対し本実施例では２回に分けてイ
オン注入を行つているので、上記のような不具合
も発生することがない。
２図Ａに示した工程でのみ行う方法が特開昭53−
117988号公報に記載されている。しかるにこの方
法では、上記工程で多量のイオン注入を行う必要
があり、このため後工程でｎ形エピタキシヤル層
３を成長させる際、該エピタキシヤル層のn+形
埋込みコレクタ層２真上部分に上記注入したイオ
ンが吸い込まれ、この部分がｐ形に反転していわ
ゆるフアントム層が形成されることがある。この
フアントム層は周知のように素子特性に悪影響を
与える。これに対し本実施例では２回に分けてイ
オン注入を行つているので、上記のような不具合
も発生することがない。
また、この実施例では、第２図Ａの断面図に示
した段階において、ｐ形半導体基板１のn+形埋
込みコレクタ層２の形成領域を含む主面部にホウ
素イオンを注入してp+形不純物導入層１６を形
成したが、ｐ形半導体基板１のn+形埋込みコレ
クタ層２の形成領域を除く主面部に選択的にホウ
素イオンを注入してp+形不純物導入層１６を形
成してもよい。更に、この実施例では、第２図Ｂ
の断面図に示した段階において、n+形埋込みコ
レクタ層２上を含みp+形不純物導入層１６上に
ｎ形エピタキシヤル層３を形成した場合について
述べたが、この発明は、n+形埋込みコレクタ層
２上を含みp+形不純物導入層１６上にｐ形エピ
タキシヤル層を形成した場合にも適用できること
は言うまでもない。なお、この実施例において、
ｐ形領域をｎ形領域にし、ｎ形領域をｐ形領域に
した場合にも適用することができる。
した段階において、ｐ形半導体基板１のn+形埋
込みコレクタ層２の形成領域を含む主面部にホウ
素イオンを注入してp+形不純物導入層１６を形
成したが、ｐ形半導体基板１のn+形埋込みコレ
クタ層２の形成領域を除く主面部に選択的にホウ
素イオンを注入してp+形不純物導入層１６を形
成してもよい。更に、この実施例では、第２図Ｂ
の断面図に示した段階において、n+形埋込みコ
レクタ層２上を含みp+形不純物導入層１６上に
ｎ形エピタキシヤル層３を形成した場合について
述べたが、この発明は、n+形埋込みコレクタ層
２上を含みp+形不純物導入層１６上にｐ形エピ
タキシヤル層を形成した場合にも適用できること
は言うまでもない。なお、この実施例において、
ｐ形領域をｎ形領域にし、ｎ形領域をｐ形領域に
した場合にも適用することができる。
なお、上記実施例においては、素子間分離用酸
化ケイ素膜７によつて分離された１つのバイポー
ラトランジスタの部分について図に基づいて説明
したが、要は酸化膜分離方式によつて分離された
バイポーラトランジスタを有する半導体集積回路
装置であれば良い。
化ケイ素膜７によつて分離された１つのバイポー
ラトランジスタの部分について図に基づいて説明
したが、要は酸化膜分離方式によつて分離された
バイポーラトランジスタを有する半導体集積回路
装置であれば良い。
以上説明したように、この発明による半導体装
置の製造方法では、第１伝導形の半導体基板の主
面部の一部に第２伝導形の不純物を導入して第２
伝導形の埋込みコレクタ層を形成する第１の工
程、上記半導体基板の主面部に第１伝導形の不純
物を導入して上記半導体基板の上記埋込みコレク
タ層の形成領域を除く主面部に第１伝導形の不純
物導入層を形成する第２の工程、上記埋込みコレ
クタ層上を含み上記不純物導入層上に第１伝導形
もしくは第２伝導形の半導体エピタキシヤル成長
層を成長させる第３の工程、上記埋込みコレクタ
層上の上記半導体エピタキシヤル成長層の部分の
表面に耐酸化性を有する所定パターンのマスクを
形成し、上記半導体エピタキシヤル成長層に選択
的に第１伝導形の不純物を導入する第４の工程、
上記マスクを用いて上記半導体エピタキシヤル成
長層を選択的に酸化して素子間分離用酸化ケイ素
膜を形成する第５の工程、および上記マスクを上
記半導体エピタキシヤル成長層上から除去し上記
素子間分離用酸化ケイ素膜で分離された上記半導
体エピタキシヤル成長層の領域にバイポーラトラ
ンジスタを形成する第６の工程を備えているの
で、次のような効果がある。すなわち、上記第１
及び第４の工程において、上記半導体基板の上記
埋込みコレクタ層の形成領域を除く主面部に上記
不純物導入層が形成されているため、上記第５の
工程において、上記半導体エピタキシヤル成長層
を選択的に酸化して、上記素子間分離用酸化ケイ
素膜を形成しても、上記半導体基板の上記素子間
分離用酸化ケイ素膜との界面部が第２伝導形に反
転するのを防止することができる。また、上記半
導体エピタキシヤル成長層には、従来例の方法の
ように、不純物の導入による格子欠陥が少なくな
るので、上記界面部に積層欠陥が発生するのを抑
制することができる。これによつて、上記第６の
工程において、上記半導体エピタキシヤル成長層
の領域に形成された上記バイポーラトランジスタ
のpn接合部にリーク電流が流れるようになるこ
とがなく、製品歩留りを向上させることができ
る。また、上記半導体エピタキシヤル成長層に導
入される不純物は、従来に比し少量であるので、
上記半導体エピタキシヤル成長層の領域の上記素
子間分離用酸化ケイ素膜との界面部に、従来例の
方法のように、第１伝導形の領域が形成されるこ
とはない。従つて、上記半導体エピタキシヤル成
長層の領域に形成されたバイポーラトランジスタ
のベース・コレクタ間のpn接合の容量CTCが増大
することなく、その動作速度の高速化を図ること
ができる。
置の製造方法では、第１伝導形の半導体基板の主
面部の一部に第２伝導形の不純物を導入して第２
伝導形の埋込みコレクタ層を形成する第１の工
程、上記半導体基板の主面部に第１伝導形の不純
物を導入して上記半導体基板の上記埋込みコレク
タ層の形成領域を除く主面部に第１伝導形の不純
物導入層を形成する第２の工程、上記埋込みコレ
クタ層上を含み上記不純物導入層上に第１伝導形
もしくは第２伝導形の半導体エピタキシヤル成長
層を成長させる第３の工程、上記埋込みコレクタ
層上の上記半導体エピタキシヤル成長層の部分の
表面に耐酸化性を有する所定パターンのマスクを
形成し、上記半導体エピタキシヤル成長層に選択
的に第１伝導形の不純物を導入する第４の工程、
上記マスクを用いて上記半導体エピタキシヤル成
長層を選択的に酸化して素子間分離用酸化ケイ素
膜を形成する第５の工程、および上記マスクを上
記半導体エピタキシヤル成長層上から除去し上記
素子間分離用酸化ケイ素膜で分離された上記半導
体エピタキシヤル成長層の領域にバイポーラトラ
ンジスタを形成する第６の工程を備えているの
で、次のような効果がある。すなわち、上記第１
及び第４の工程において、上記半導体基板の上記
埋込みコレクタ層の形成領域を除く主面部に上記
不純物導入層が形成されているため、上記第５の
工程において、上記半導体エピタキシヤル成長層
を選択的に酸化して、上記素子間分離用酸化ケイ
素膜を形成しても、上記半導体基板の上記素子間
分離用酸化ケイ素膜との界面部が第２伝導形に反
転するのを防止することができる。また、上記半
導体エピタキシヤル成長層には、従来例の方法の
ように、不純物の導入による格子欠陥が少なくな
るので、上記界面部に積層欠陥が発生するのを抑
制することができる。これによつて、上記第６の
工程において、上記半導体エピタキシヤル成長層
の領域に形成された上記バイポーラトランジスタ
のpn接合部にリーク電流が流れるようになるこ
とがなく、製品歩留りを向上させることができ
る。また、上記半導体エピタキシヤル成長層に導
入される不純物は、従来に比し少量であるので、
上記半導体エピタキシヤル成長層の領域の上記素
子間分離用酸化ケイ素膜との界面部に、従来例の
方法のように、第１伝導形の領域が形成されるこ
とはない。従つて、上記半導体エピタキシヤル成
長層の領域に形成されたバイポーラトランジスタ
のベース・コレクタ間のpn接合の容量CTCが増大
することなく、その動作速度の高速化を図ること
ができる。
第１図Ａ〜Ｇは酸化膜分離方式のバイボーラ半
導体集積回路装置を製造する従来の方法の一例を
説明するためにその各製造段階を示す要部断面
図、第２図Ａ〜Ｇは酸化膜分離方式のバイボーラ
半導体集積回路装置のこの発明による方法の一実
施例を説明するためにその各製造段階を示す要部
断面図である。 図において、１はｐ形半導体基板（第１伝導形
の半導体基板）、２はn+形埋込みコレクタ層（第
２伝導形の埋込みコレクタ層）、３はｎ形半導体
エピタキシヤル成長層（第２伝導形の半導体エピ
タキシヤル成長層）、６はマスク、７は素子間分
離用酸化ケイ素膜、９はｐ形ベース層（第１伝導
形のベース層）、１０はn+形エミツタ層（第２伝
導形のエミツタ層）、１６はp+形不純物導入層
（第１伝導形の不純物導入層）である。なお、図
中同一符号はそれぞれ同一もしくは相当部分を示
す。
導体集積回路装置を製造する従来の方法の一例を
説明するためにその各製造段階を示す要部断面
図、第２図Ａ〜Ｇは酸化膜分離方式のバイボーラ
半導体集積回路装置のこの発明による方法の一実
施例を説明するためにその各製造段階を示す要部
断面図である。 図において、１はｐ形半導体基板（第１伝導形
の半導体基板）、２はn+形埋込みコレクタ層（第
２伝導形の埋込みコレクタ層）、３はｎ形半導体
エピタキシヤル成長層（第２伝導形の半導体エピ
タキシヤル成長層）、６はマスク、７は素子間分
離用酸化ケイ素膜、９はｐ形ベース層（第１伝導
形のベース層）、１０はn+形エミツタ層（第２伝
導形のエミツタ層）、１６はp+形不純物導入層
（第１伝導形の不純物導入層）である。なお、図
中同一符号はそれぞれ同一もしくは相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の半導体基板の主面部の一部に第
２伝導形の不純物を導入して第２伝導形の埋込み
コレクタ層を形成する第１の工程、 上記半導体基板の主面部に第１伝導形の不純物
を導入して上記半導体基板の上記埋込みコレクタ
層の領域を囲む主面部に第１伝導形の不純物導入
層を形成する第２の工程、 上記埋込みコレクタ層上を含み上記不純物導入
層上に第１もしくは第２伝導形の半導体エピタキ
シヤル成長層を成長させる第３の工程、 上記半導体エピタキシヤル層の上記埋込みコレ
クタ層上の部分の表面に耐酸化性を有する所定パ
ターンのマスクを形成し、上記半導体エピタキシ
ヤル成長層に上記マスクをマスクとして、上記第
２工程の不純物注入量と今回の不純物注入量との
和が、後述する第５の工程での素子間分離膜の形
成によつても上記半導体基板の該素子間分離膜と
の界面領域を第２伝導形に反転させることのない
注入量となるような不純物注入量でもつて選択的
に第１の伝導形の不純物を導入する第４の工程、 上記マスクを用いて上記半導体エピタキシヤル
成長層の一部分を選択的に酸化して素子間分離用
酸化ケイ素膜を形成する第５の工程、及び 上記マスクを上記半導体エピタキシヤル成長層
上から除去し上記素子間分離用酸化ケイ素膜で分
離された上記半導体エピタキシヤル成長層の領域
にバイポーラトランジスタを形成する第６の工程
を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11769979A JPS5640256A (en) | 1979-09-11 | 1979-09-11 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11769979A JPS5640256A (en) | 1979-09-11 | 1979-09-11 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640256A JPS5640256A (en) | 1981-04-16 |
| JPS641933B2 true JPS641933B2 (ja) | 1989-01-13 |
Family
ID=14718107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11769979A Granted JPS5640256A (en) | 1979-09-11 | 1979-09-11 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5640256A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148325A (ja) * | 1982-02-28 | 1983-09-03 | Matsushita Electric Works Ltd | 床暖房装置 |
| JPS5990925A (ja) * | 1982-11-17 | 1984-05-25 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117988A (en) * | 1977-03-25 | 1978-10-14 | Hitachi Ltd | Production of bipolar ic |
-
1979
- 1979-09-11 JP JP11769979A patent/JPS5640256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640256A (en) | 1981-04-16 |
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