JPS5854502B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は素子分離層を有する半導体装置の製造方法に関
するものである。

半導体集積回路（以下ＩＣと称する）は複数個の回路素
子を一枚の半導体基体に組み込んであり、各回路素子は
半導体基体内の互いに電気的に絶縁分離された分離島内
に形成される。

このような構造であるため、ＩＣは個別の半導体装置を
用いて同等の機能を持つように構成したものに比べ、直
列抵抗外が大きくまたコレクタ容量が犬きくなるという
欠点がある。

上記直列抵抗を低減させる方法としては、半導体基体内
の分離島の底部に埋込層を形成することが周知であり、
この分離島内にトランジスタ等の素子を形成した場合直
列抵抗の問題は解決でき、さらに周波数特性の改良が図
られることも知られている。

一方コレクタ容量の問題に関しては、素子間を誘電体で
分離すると低減されることが知られている。

誘電体としシリコン酸化膜（ＳｉＯ２）を用いた酸化膜
分離方法によれば、コレクタ・ベース間容量分よびコレ
クタ・酸化膜間容量が減少し周波数特性の改良が図られ
ることも知られている。

コレクタ埋込層を有しかつ素子間を酸化膜で分離する方
式の従来の製造方法を第１図を参照して説明する。

工程〔Ａ〕（第１図ａ） ■Ｃ内にトランジスタを形成する場合につイテ述べると
、先ずＰ形シリコン基体１を用いトランジスタを形成す
べき部分にＮ十形層２，３を酸化膜４をマスクとして選
択的に形成する。

工程〔Ｂ〕（第１図ｂ） 酸化膜４を除去した後Ｎ十形層２，３を含む基体１の表
面にＮ形層５をエピタキシャル成長法で形成する。

次にＮ形層５上にシリコン酸化膜６とシリコン窒化膜７
を順次形威し第１部分ａ、ｉ、ｉ−よび第２部分すのみ
を選択的に除去する。

工程〔Ｃ〕（第１図Ｃ） シリコン酸化膜６釦よびシリコン窒化膜１をマスクとし
て用い第１部分ａ ｉ−よび第２部分ｂＯＮ形層５を所
定の深さ渣で選択的に除去する。

次に除去された部分にＰ形不純物をイオン注入法により
ドープしてＰ形層８．９．１０を形成する。

第２部分すに形成されたＰ形層８，９はチャンネル発生
防止用として働く。

第１部分ａに形成されたＰ形層１０はベースとなる領域
とコレクタ取出し領域との間に位置するように設けられ
る。

工程〔Ｄ〕（第１図ｄ） シリコン窒化膜７をマスクとして選択酸化技術によって
Ｐ形層８，９．１０表面に酸化膜１１゜１２．１３を形
成する。

この酸化工程に釦げる熱処理によって上記Ｐ形層８．９
．１０は再拡散され、特に８，９はＮ＋形層２と完全に
接触して素子間分離層として働く。

上記酸化膜１１．１２も素子間分離層として働く、捷た
酸化膜１３直下のＮ十形層２には上記Ｐ形層１０によっ
て導電形が補償されて低濃度となったＮ形層１４が形成
される。

上記酸化膜１３はベース・コレクタ容量の減少に寄与し
、また素子の縮小化上不可欠のものである。

工程〔Ｅ〕（第１図ｅ） 公知の選択拡散技術によりＰ形ベース層１５、Ｎ形エミ
ッタ層１６．、！、−よびコレクタ電極取出口１７．１
８を形成し、これら各表面にそれぞれベース電極１９．
エミッタ電極２０ｂよびコレクタ電極２１．２２を形成
する。

以上の従来製造方法により得られたＩＣＥ釦いて、周波
数特性に最も影響を及ぼすコレクタ抵抗は、コレクタ電
極取出口１７＠下のエピタキシャル層５の抵抗分子１
と、エミツタ層１６直下のエピタキシャル層５の抵抗
分子２ と、これら三部分を結ぶＮ十形埋込層２の抵抗
分子３との和となる。

しかし従来の製造方法では、Ｐ形層１０の不純物が酸化
膜１３が形成される時の熱処理によって上記Ｎ十形埋込
層２に拡散してその一部１４のＮ形不純物を補償して抵
抗値を増加させるように働くためコレクタ抵抗は大きく
なる欠点があった。

したがって、本発明の目的は従来の酸化膜分離法の利点
はその渣１維持してコレクタ抵抗を減少させることが可
能な半導体装置の製造方法を提供するものである。

このような目的を達成するため、本発明はコレクタ埋込
層部分にイオン注入されるコレクタ挿入層と反苅導電形
の不純物は特に低いエネルギーでもってイオン注入しよ
うとするもので、以下実施例を用いて詳細に説明する。

第２図ａ乃至ｆは本発明に係る半導体装置の製造方法の
一実施例を示す断面図で以下工程順に説明する。

工程〔Ａ〕（第２図ａ） Ｐ形シリコン基体１内にＮ十形層２，３釦よびこの上に
Ｎ形層５を形成する。

またＮ形層５上に第１部分ａ釦よび第２部分すを除いて
シリコン酸化膜６とシリコン窒化膜７の二重膜を形成す
る。

工程〔Ｂ〕（第２図ｂ） シリコン酸化膜６とシリコン窒化膜７をマスクとしてＮ
形層５を所定の深さ１で選択的に除去する。

工程〔Ｃ〕（第２図Ｃ） 第２部分すのみを除いて全表面にレジスト２３を付着し
、このレジスト２３をマスクとしてＰ形不純物を第２部
分すのみにイオン注入してＰ形層８．９を形成する。

このＰ形層８，９はチャンネル発生防止用として働く。

このイオン注入に釦けるエネルギーは次工程である選択
酸化時のＰ形不純物（ボロン）の吸出し効果および再拡
散によってＰ形基体１に達するように１００ＫｅＶ以上
に選ぶ。

続いて吸出し効果を考慮して、窒素雰囲気中で高温アニ
ールを行たう。

工程〔Ｄ〕（第２図ｄ） さらにシリコン酸化膜６とシリコン窒化膜７をマスクと
して低エネルギー約５０ＫｅＶ程度あるいは以下でＰ形
不純物をイオン注入してＰ形層４゜２５．２６を形成す
る。

これは選択酸化時にエピタキシャル層５からのＮ形不純
物の偏析される量を補償するためである。

このため、この工程に釦けるイオン注入量は前工程に釦
けるイオン注入量に比較し、約１／１５〜１／２０ と
少量に選ぶ。

工程〔Ｅ〕（第２図ｅ） シリコン窒化膜７をマスクとして選択酸化処理を行ない
、Ｐ形層２４．２５．２６表面に酸化膜１１．１２．１
３を形成する。

この酸化工程の熱処理によって上記Ｐ形層８，９は再拡
散されＮ＋形層２と完全に接触して素子間分離層として
働く。

また特にＰ形層２６はこの熱処理に釦いても不純物濃度
が低エネルギーでもって小さく形成されているために、
酸化中の再拡散によってもＮ十埋込層２内のＮ形不純物
をほとんど補償しないため低濃度のＮ形層は形成しない
。

工程〔Ｆ〕（第２図ｆ） 選択拡散法によりＰ形ベース層１５、Ｎ形エミッタ層１
６卦よびコレクタ電極取出口１７．１８を形成し、これ
ら各表面にそれぞれベース電極１９、エミッタ電極２０
卦よびコレクタ電極２１゜２２を形成する。

以上の製造方法によれば、ＩＣに釦ける周波数特性に最
も影響を及ぼすコレクタ抵抗は従来と異なり、チャンネ
ル発生防止用に形成するＰ形イオン注入層の影響をコレ
クタ埋込層が受けないので十分小さい値とたる。

下記第１表は本発明による効果を従来のものと比較して
示す表であり、（１）−（４）の特性がすべて向上して
いることが明白である。

周波数特性ｆＴはコレクタ抵抗ｒ。

に逆比例するのでコレクタ抵抗ｒ。

の改善により従来ノ８０５ＭＨｚ から１１００ＭＨｚ
へと大きく向上している。

渣たコレクタ抵抗ｒ。

の低下は、コレクタ・エミッタ間飽和電圧Ｖ。

、 ｓａｔの改善にも結びつき、従来の１．９４Ｖから
０．９３Ｖに低下している。

以上説明して明らかなように本発明によれば、コレクタ
埋込層にイオン注入されるべきこれと反則導電形の不純
物は特に低いエネルギーでもってイオン注入することに
より、コレクタ抵抗を減少させることができるので従来
の酸化膜分離技術の利点はその一！捷維持した１１で優
れた電気的特性のＩＣが得られる。

【図面の簡単な説明】

第１図ａ乃至ｅは従来の製造工程を示す断面図、第２図
ａ乃至ｆは本発明の一実施例による製造工程を示す断面
図である。 １・・・・・・シリコン基体、２，３・・・・・・コレ
クタ埋込層、４，６・・・・・・酸化膜、５・・・・・
・エピタキシャル層、１・・・・・・窒化膜、８．９．
１０・・・・・・Ｐ形層、１１゜１２．１３・・・・・
・酸化膜、１４・・・・・・低濃度Ｎ形層、１５・・・
・・・ベース層、１６・・・・・・エミッタ層、１７゜
１８・・・・・・コレクタ電極取出口、１９・・・・・
・ベース電極、２０・・・・・・エミッタ電極、２１．
２２・・・・・・コレクタ電極、２３・・・・・・レジ
スト、２４，２５．２６・・・・・・Ｐ形層。

Claims (1)

1. 【特許請求の範囲】 １ （４）第１導電形層を一部領域に有する第２導電形
   半導体基体を用意する工程、 ＣＢ） 上記第２導電形半導体基体主面上に第１導電
   形層を形成する工程、 ０ 上記（Ｂ）項で形成した第１導電形層主面の半導体
   素子領域内の第１部分釦よび半導体素子領域を囲繞する
   素子間分離領域である第２部分を除く部分にマスクを形
   成する工程、 ０ 上記第１導電形層の第１部分および第２部分を所定
   の深さ１で除去する工程、 ■ 上記第１導電形層の第２部分のみの除去面に苅し第
   ２導電形不純物をイオン注入する工程、（８）上記半導
   体基体をアニールする工程、（Ｇ） 上記第１導電形
   層の第１部分すよび第２部分の除去面に対し第２導電形
   不純物を上記Ｃ）項の注入に釦けるよりも低濃度にイオ
   ン注入する工程、 ０ 少なくとも上記第１導電形層の第２部分の除去面に
   前記第２導電形半導体基体に有する第１導電形層に達す
   る酸化膜が形成されるように熱処理する工程、 を含むことを特徴とする半導体装置の製造方法。 ２ （４）高濃度Ｎ形拡散層を一部領域に有するＰ形半
   導体基体を用意する工程、 ■）上記Ｐ形半導体基体主面上にＮ形エピタキシャル層
   を成長させる工程、 （Ｃ−１） 上記エピタキシャル層主面上にシリコン
   酸化膜釦よび窒化膜を順次形成する工程、（Ｃ−２）
   上記シリコン酸化膜釦よびシリコン窒化膜の第１部分
   釦よび第２部分を選択的に除去する工程、 Ｏ）上記シリコン酸化膜をマスクとして上記エピタキシ
   ャル層を所定の深さ１で除去する工程、■）上記第１部
   分にレジストを付着しこのレジストをマスクとして１０
   ０ＫｅＶ以上のエネルギーでＰ形不純物を所定の全上記
   第２部分のみの除去面にイオン注入する工程、 旧 上記半導体基体を高温、窒素雰囲気中でアニールす
   る工程、 Ｇ）上記シリコン窒化膜をマスクとして５０ＫｅＶ以下
   のエネルギーでＰ形不純物を所定の量上記第１部分釦よ
   び第２部分の除去面にイオン注入する工程、 ０ 上記シリコン窒化膜をマスクとして上記第２部分に
   前記高濃度Ｎ形拡散層に達するような酸化膜を形成する
   工程、 を含むことを特徴とする特許請求の範囲第１項記載の半
   導体装置の製造方法。