JPH0897231A - 半導体装置の製造方法 - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
(57)【要約】
【目的】 バイポーラトランジスタを有する半導体集積
回路において、その製造工程を増加させることなく、バ
イポーラトランジスタの性能向上を図る。 【構成】 バイポーラトランジスタのグラフトベース形
成に際し、その不純物のイオン注入と同一のマスクを通
じて、酸素イオンを該不純物よりも高エネルギーで注入
する。この後の熱処理により、グラフトベース領域
（７）の下方に、酸化膜（８）を形成する。また、Ｂｉ
ＣＭＯＳ型の半導体集積回路においては、Ｐ型ＭＯＳト
ランジスタのソースおよびドレインの下方にも酸化膜
（８）を形成する。
回路において、その製造工程を増加させることなく、バ
イポーラトランジスタの性能向上を図る。 【構成】 バイポーラトランジスタのグラフトベース形
成に際し、その不純物のイオン注入と同一のマスクを通
じて、酸素イオンを該不純物よりも高エネルギーで注入
する。この後の熱処理により、グラフトベース領域
（７）の下方に、酸化膜（８）を形成する。また、Ｂｉ
ＣＭＯＳ型の半導体集積回路においては、Ｐ型ＭＯＳト
ランジスタのソースおよびドレインの下方にも酸化膜
（８）を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にバイポーラトランジスタの製造方法に関す
るものである。
に関し、特にバイポーラトランジスタの製造方法に関す
るものである。
【０００２】
【従来の技術】以下に、従来の半導体装置の製造方法を
図を用いて説明する。図９は、従来より知られるバイポ
ーラトランジスタのベース−エミッタ領域の断面図であ
る。その製造方法は、例えば次の通りである。まず図１
１（ａ）に示すように、Ｐ型サブストレート（１）上に
酸化シリコン膜を形成し、フォトリソグラフィー工程、
エッチング工程を経てパターニングを行なう。この酸化
シリコン膜をマスクとして、ヒ素を例えばドーズ量５×
１０15ｃｍ-2でイオン注入する。次いで例えば１１４０
℃で２時間の活性化熱処理を行なって、ヒ素の拡散を行
なった後、酸化シリコン膜を除去する。このようにし
て、Ｐ型サブストレート（１）の表面に、Ｎ型埋込層
（２）を形成する。
図を用いて説明する。図９は、従来より知られるバイポ
ーラトランジスタのベース−エミッタ領域の断面図であ
る。その製造方法は、例えば次の通りである。まず図１
１（ａ）に示すように、Ｐ型サブストレート（１）上に
酸化シリコン膜を形成し、フォトリソグラフィー工程、
エッチング工程を経てパターニングを行なう。この酸化
シリコン膜をマスクとして、ヒ素を例えばドーズ量５×
１０15ｃｍ-2でイオン注入する。次いで例えば１１４０
℃で２時間の活性化熱処理を行なって、ヒ素の拡散を行
なった後、酸化シリコン膜を除去する。このようにし
て、Ｐ型サブストレート（１）の表面に、Ｎ型埋込層
（２）を形成する。
【０００３】次に、同様にして酸化シリコン膜をマスク
に、ボロンを例えばドーズ量５×１０13ｃｍ-2でイオン
注入する。この後、例えば１０００℃で６０分の活性化
熱処理を行なって、図１１（ｂ）に示すように、Ｐ型埋
込層（３）を形成する。次に、図１１（ｃ）に示すよう
に、Ｎ型エピタキシャル層（４）を形成し、そこへＰ型
絶縁分離拡散層（１４）を形成した後、表面を選択的に
酸化してフィールド酸化シリコン膜（５）を形成する。
以下、図９に戻り、真性ベース領域（６）、グラフトベ
ース領域（７）、エミッタ領域（９）、エミッタ引き出
し用電極（１０）、絶縁膜（１１）、エミッタ電極（１
２）、ベース電極（１３）を形成して、ＮＰＮ型のバイ
ポーラトランジスタを得るものである。
に、ボロンを例えばドーズ量５×１０13ｃｍ-2でイオン
注入する。この後、例えば１０００℃で６０分の活性化
熱処理を行なって、図１１（ｂ）に示すように、Ｐ型埋
込層（３）を形成する。次に、図１１（ｃ）に示すよう
に、Ｎ型エピタキシャル層（４）を形成し、そこへＰ型
絶縁分離拡散層（１４）を形成した後、表面を選択的に
酸化してフィールド酸化シリコン膜（５）を形成する。
以下、図９に戻り、真性ベース領域（６）、グラフトベ
ース領域（７）、エミッタ領域（９）、エミッタ引き出
し用電極（１０）、絶縁膜（１１）、エミッタ電極（１
２）、ベース電極（１３）を形成して、ＮＰＮ型のバイ
ポーラトランジスタを得るものである。
【０００４】このような従来のバイポーラトランジスタ
において、Ｎ型埋込層とＰ型埋込層とをセルフアライン
で形成することで、フォトリソグラフィー工程を１工程
削減し、製造工程を短縮化する方法が検討されている。
図１０はこの様にして形成されたバイポーラトランジス
タのベース−エミッタ領域を示した断面図である。以下
にその製造法方法を説明する。まず、図１２（ａ）に示
すように、Ｐ型サブストレート（１）の表面にＮ型埋込
層（２）を形成する。次いで、ボロンをＰ型サブストレ
ート（１）の表面全面にイオン注入し、その後活性化熱
処理を行なうことで、図１２（ｂ）に示す通り、Ｐ型埋
込層（３）を形成する。このとき、ボロンのイオン注入
におけるドーズ量の１／１００程度であるため、Ｐ型埋
込層（３）は、Ｎ型埋込層（２）以外の領域の全面に形
成されることになる。
において、Ｎ型埋込層とＰ型埋込層とをセルフアライン
で形成することで、フォトリソグラフィー工程を１工程
削減し、製造工程を短縮化する方法が検討されている。
図１０はこの様にして形成されたバイポーラトランジス
タのベース−エミッタ領域を示した断面図である。以下
にその製造法方法を説明する。まず、図１２（ａ）に示
すように、Ｐ型サブストレート（１）の表面にＮ型埋込
層（２）を形成する。次いで、ボロンをＰ型サブストレ
ート（１）の表面全面にイオン注入し、その後活性化熱
処理を行なうことで、図１２（ｂ）に示す通り、Ｐ型埋
込層（３）を形成する。このとき、ボロンのイオン注入
におけるドーズ量の１／１００程度であるため、Ｐ型埋
込層（３）は、Ｎ型埋込層（２）以外の領域の全面に形
成されることになる。
【０００５】以下は先の方法と同様にして、図１２
（ｃ）に示す如く、Ｎ型エピタキシャル層（４）、Ｐ型
絶縁分離拡散層（１４）、フィールド酸化シリコン膜
（５）を順次形成し、次いで、図１０に戻り、真性ベー
ス領域（６）、グラフトベース領域（７）、エミッタ領
域（９）、エミッタ引き出し用電極（１０）、絶縁膜
（１１）、エミッタ電極（１２）、ベース電極（１３）
を形成して、ＮＰＮ型のバイポーラトランジスタを得
る。さて、これらとは別に、近年各種半導体集積回路装
置において、ＳＩＭＯＸ技術を用いることで、素子の特
性を向上する方法が様々に検討されている。例として、
特開昭５８−１１１３４５号があり、図１３にこの従来
技術のバイポーラトランジスタを表す断面図を示す。こ
の図１３において、（１０８）、（１１３）、（１１
４）は、それぞれＳＩＭＯＸで形成された酸化シリコン
膜であり、ＰＮ接合領域にて、接合容量を低減する役割
を果たしている。
（ｃ）に示す如く、Ｎ型エピタキシャル層（４）、Ｐ型
絶縁分離拡散層（１４）、フィールド酸化シリコン膜
（５）を順次形成し、次いで、図１０に戻り、真性ベー
ス領域（６）、グラフトベース領域（７）、エミッタ領
域（９）、エミッタ引き出し用電極（１０）、絶縁膜
（１１）、エミッタ電極（１２）、ベース電極（１３）
を形成して、ＮＰＮ型のバイポーラトランジスタを得
る。さて、これらとは別に、近年各種半導体集積回路装
置において、ＳＩＭＯＸ技術を用いることで、素子の特
性を向上する方法が様々に検討されている。例として、
特開昭５８−１１１３４５号があり、図１３にこの従来
技術のバイポーラトランジスタを表す断面図を示す。こ
の図１３において、（１０８）、（１１３）、（１１
４）は、それぞれＳＩＭＯＸで形成された酸化シリコン
膜であり、ＰＮ接合領域にて、接合容量を低減する役割
を果たしている。
【０００６】
【発明が解決しようとする課題】以上見てきたような、
従来のバイポーラトランジスタでは、例えば図１０のよ
うに、Ｎ型埋込層（２）とＰ型埋込層（３）とをセルフ
アラインで形成した場合、フォトリソグラフィー工程を
１工程分削減できるというものである。しかし、その一
方で、Ｐ型埋込層（３）とグラフトベース領域（７）と
の間でショートが起きないように十分なマージンを確保
するためには、Ｎ型埋込層（２）のパターンを横方向へ
拡張する必要があり、この結果、Ｎ型埋込層（２）とＰ
型サブストレート（１）との間の接合容量が増大すると
いう欠点がある。
従来のバイポーラトランジスタでは、例えば図１０のよ
うに、Ｎ型埋込層（２）とＰ型埋込層（３）とをセルフ
アラインで形成した場合、フォトリソグラフィー工程を
１工程分削減できるというものである。しかし、その一
方で、Ｐ型埋込層（３）とグラフトベース領域（７）と
の間でショートが起きないように十分なマージンを確保
するためには、Ｎ型埋込層（２）のパターンを横方向へ
拡張する必要があり、この結果、Ｎ型埋込層（２）とＰ
型サブストレート（１）との間の接合容量が増大すると
いう欠点がある。
【０００７】また、特開昭５８−１１１３４５号の例で
は、ＰＮ接合領域にＳＩＭＯＸによる酸化シリコン膜を
形成することで、ＰＮ接合容量を大幅に低減させてい
る。しかし、Ｎ型エピタキシャル層と、Ｐ型のベース領
域との間の酸化シリコン膜の形成にあたっては、そのパ
ターニングのためにフォトリソグラフィー工程１工程を
必要としている。更に、この製造方法に依れば、２回の
エピタキシャル成長が必要であるが、一般に１回のエピ
タキシャル成長にかかるコストは、ウェハーに製造コス
トの５〜１０％を占めるため、それだけ製造コストの増
大を招くことになる。本発明では、以上のような従来の
バイポーラトランジスタの製造に関する諸欠点を踏まえ
た上で、高性能のバイポーラトランジスタを製造工程を
増大させることなく得ることを目的とする。
は、ＰＮ接合領域にＳＩＭＯＸによる酸化シリコン膜を
形成することで、ＰＮ接合容量を大幅に低減させてい
る。しかし、Ｎ型エピタキシャル層と、Ｐ型のベース領
域との間の酸化シリコン膜の形成にあたっては、そのパ
ターニングのためにフォトリソグラフィー工程１工程を
必要としている。更に、この製造方法に依れば、２回の
エピタキシャル成長が必要であるが、一般に１回のエピ
タキシャル成長にかかるコストは、ウェハーに製造コス
トの５〜１０％を占めるため、それだけ製造コストの増
大を招くことになる。本発明では、以上のような従来の
バイポーラトランジスタの製造に関する諸欠点を踏まえ
た上で、高性能のバイポーラトランジスタを製造工程を
増大させることなく得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、一導電型の半
導体基板表面の一部に、逆導電型の埋込層を形成する工
程と、該半導体基板上に、逆導電型のエピタキシャル層
を成長させる工程と、該エピタキシャル層の表面の一部
に選択酸化膜を形成する工程と、該選択酸化膜の開口部
の一部に一導電型の第一領域を形成する工程と、フォト
リソグラフィー工程を経てパターニングされたマスクを
形成する工程と、該マスクを通して一導電型の不純物を
イオン注入する工程と、同一のマスクを通して酸素イオ
ンをイオン注入する工程と、活性化熱処理によって、一
導電型の第一領域に接し、該第一領域よりも高不純物濃
度の第二領域および、該第二領域の直下に酸化シリコン
膜を形成する工程とを有する半導体装置の製造方法にあ
る。
導体基板表面の一部に、逆導電型の埋込層を形成する工
程と、該半導体基板上に、逆導電型のエピタキシャル層
を成長させる工程と、該エピタキシャル層の表面の一部
に選択酸化膜を形成する工程と、該選択酸化膜の開口部
の一部に一導電型の第一領域を形成する工程と、フォト
リソグラフィー工程を経てパターニングされたマスクを
形成する工程と、該マスクを通して一導電型の不純物を
イオン注入する工程と、同一のマスクを通して酸素イオ
ンをイオン注入する工程と、活性化熱処理によって、一
導電型の第一領域に接し、該第一領域よりも高不純物濃
度の第二領域および、該第二領域の直下に酸化シリコン
膜を形成する工程とを有する半導体装置の製造方法にあ
る。
【０００９】また本発明は、前記一導電型半導体基板の
表面のうち、逆導電型の埋込層以外の領域の一部または
全部に、一導電型の埋込層を形成することができる。ま
た、このときの一導電型の埋込層は、前記逆導電型の埋
込層に対し、セルフアラインで形成することができる。
また本発明は、前記エピタキシャル層の一部をコレクタ
領域とし、第１領域を真性ベース領域とし、第二領域を
グラフトベース領域とするバイポーラトランジスタを形
成することができる。
表面のうち、逆導電型の埋込層以外の領域の一部または
全部に、一導電型の埋込層を形成することができる。ま
た、このときの一導電型の埋込層は、前記逆導電型の埋
込層に対し、セルフアラインで形成することができる。
また本発明は、前記エピタキシャル層の一部をコレクタ
領域とし、第１領域を真性ベース領域とし、第二領域を
グラフトベース領域とするバイポーラトランジスタを形
成することができる。
【００１０】あるいはまた、本発明は、前記第二領域を
ソースおよびドレインとするＭＯＳトランジスタを形成
することができる。更に、本発明はＢｉＣＭＯＳ型の半
導体装置では、前記バイポーラトランジスタのグラフト
ベースと、ＭＯＳトランジスタのソースおよびドレイン
とは同一工程にて形成することができる。また、本発明
は前記イオン注入時におけるマスクとしては、パターニ
ングされたフォトレジストやスパッタアルミ、あるいは
他のＣＶＤ膜のいずれかを用いることができる。
ソースおよびドレインとするＭＯＳトランジスタを形成
することができる。更に、本発明はＢｉＣＭＯＳ型の半
導体装置では、前記バイポーラトランジスタのグラフト
ベースと、ＭＯＳトランジスタのソースおよびドレイン
とは同一工程にて形成することができる。また、本発明
は前記イオン注入時におけるマスクとしては、パターニ
ングされたフォトレジストやスパッタアルミ、あるいは
他のＣＶＤ膜のいずれかを用いることができる。
【００１１】
【作用】本発明においては、この製造方法によりグラフ
トベースの下方に絶縁膜を形成したことにより、ベース
−コレクタ間の接合容量を減少し、さらに、埋込層と基
板との接合容量も低減させ、これによってバイポーラト
ランジスタの速度を向上することができるものである。
また、絶縁膜の形成は、バイポーラトランジスタにおけ
るグラフトベースの形成と同時に、ＳＩＭＯＸを用いて
行われるため、この絶縁膜にかかる工程の増加もない。
そして更に、ＢｉＣＭＯＳ型の半導体集積回路において
は、Ｐ型ＭＯＳトランジスタのソース、ドレインの下方
にもバイポーラトランジスタのグラフトベースの下方の
絶縁膜と同時に絶縁膜を形成し、ＰＲ工程の増加もなく
またその特性を向上させることができるという作用を有
するものである。
トベースの下方に絶縁膜を形成したことにより、ベース
−コレクタ間の接合容量を減少し、さらに、埋込層と基
板との接合容量も低減させ、これによってバイポーラト
ランジスタの速度を向上することができるものである。
また、絶縁膜の形成は、バイポーラトランジスタにおけ
るグラフトベースの形成と同時に、ＳＩＭＯＸを用いて
行われるため、この絶縁膜にかかる工程の増加もない。
そして更に、ＢｉＣＭＯＳ型の半導体集積回路において
は、Ｐ型ＭＯＳトランジスタのソース、ドレインの下方
にもバイポーラトランジスタのグラフトベースの下方の
絶縁膜と同時に絶縁膜を形成し、ＰＲ工程の増加もなく
またその特性を向上させることができるという作用を有
するものである。
【００１２】
【実施例】以下に本発明の実施例について図面を用いて
詳細に説明する。 ［実施例１］図１は、本発明における１実施例のバイポ
ーラトランジスタのベース−エミッタ領域を示す断面図
である。図１において、グラフトベース領域（７）下の
酸化シリコン膜（８）は、ＳＩＭＯＸで形成される。次
に、このバイポーラトランジスタの製造方法について説
明する。まず、図１２（ａ）〜（ｃ）（従来技術の説明
に用いた図）のように、Ｐ型サブストレート（１）の表
面に、Ｎ型埋込層（２）とＰ型埋込層（３）とをセルフ
アラインで形成する。次いで、Ｎ型エピタキシャル層
（４）、Ｐ型絶縁分離拡散層（１４）、フィールド酸化
シリコン膜（５）を順次形成する。
詳細に説明する。 ［実施例１］図１は、本発明における１実施例のバイポ
ーラトランジスタのベース−エミッタ領域を示す断面図
である。図１において、グラフトベース領域（７）下の
酸化シリコン膜（８）は、ＳＩＭＯＸで形成される。次
に、このバイポーラトランジスタの製造方法について説
明する。まず、図１２（ａ）〜（ｃ）（従来技術の説明
に用いた図）のように、Ｐ型サブストレート（１）の表
面に、Ｎ型埋込層（２）とＰ型埋込層（３）とをセルフ
アラインで形成する。次いで、Ｎ型エピタキシャル層
（４）、Ｐ型絶縁分離拡散層（１４）、フィールド酸化
シリコン膜（５）を順次形成する。
【００１３】次に、図４（ａ）に示すように、基板表面
に薄い酸化シリコン膜（３１）を形成し、その上にフォ
トリソグラフィー工程を経て、レジストをパターニング
する。この後、このレジストをマスクにして、Ｐ型不純
物、例えばボロンをドーズ量２×１０13ｃｍ-2程度でイ
オン注入する。このようにして、フィールド酸化シリコ
ン膜（５）の開口部の一部に、Ｐ型拡散層（３２）を形
成する。続いて、図４（ｂ）に示すように、フォトリソ
グラフィー工程を経て、パターニングを行ない、マスク
（３３）を形成する。このマスクの材料としては、フォ
トレジストを用いても良く、またあるいはアルミニウム
や他のＣＶＤ膜を用いることもできる。
に薄い酸化シリコン膜（３１）を形成し、その上にフォ
トリソグラフィー工程を経て、レジストをパターニング
する。この後、このレジストをマスクにして、Ｐ型不純
物、例えばボロンをドーズ量２×１０13ｃｍ-2程度でイ
オン注入する。このようにして、フィールド酸化シリコ
ン膜（５）の開口部の一部に、Ｐ型拡散層（３２）を形
成する。続いて、図４（ｂ）に示すように、フォトリソ
グラフィー工程を経て、パターニングを行ない、マスク
（３３）を形成する。このマスクの材料としては、フォ
トレジストを用いても良く、またあるいはアルミニウム
や他のＣＶＤ膜を用いることもできる。
【００１４】次いで図５（ｃ）に示すように、このマス
ク（３３）を通じて、Ｐ型不純物、例えばボロンをドー
ズ量５×１０15ｃｍ-2程度、エネルギー７０ｋｅＶ程度
で注入する。続いて、同じマスクを通じて、酸素イオン
を例えばドーズ量１×１０18、エネルギー１５０ｋｅＶ
程度で注入する。このようにして、ボロン注入領域（３
４）および酸素注入領域（３５）が形成される。次に、
マスクを除去し、例えば９００℃で２０分間の熱処理を
行なうことで、図５（ｄ）に示す如く、グラフトベース
領域（７）および酸化シリコン膜（８）が形成される。
またこのとき、図４（ａ）におけるＰ型拡散層（３２）
のうち、このグラフトベース領域（７）以外の部分が真
性ベース領域（６）（図５（ｄ））となる。
ク（３３）を通じて、Ｐ型不純物、例えばボロンをドー
ズ量５×１０15ｃｍ-2程度、エネルギー７０ｋｅＶ程度
で注入する。続いて、同じマスクを通じて、酸素イオン
を例えばドーズ量１×１０18、エネルギー１５０ｋｅＶ
程度で注入する。このようにして、ボロン注入領域（３
４）および酸素注入領域（３５）が形成される。次に、
マスクを除去し、例えば９００℃で２０分間の熱処理を
行なうことで、図５（ｄ）に示す如く、グラフトベース
領域（７）および酸化シリコン膜（８）が形成される。
またこのとき、図４（ａ）におけるＰ型拡散層（３２）
のうち、このグラフトベース領域（７）以外の部分が真
性ベース領域（６）（図５（ｄ））となる。
【００１５】以下図１に戻り、エミッタ領域（９）、エ
ミッタ電極引き出し用ポリシリコン（１０）、絶縁膜
（１１）、エミッタ電極（１２）、ベース電極（１３）
を順次形成して、本発明によるＮＰＮ型バイポーラトラ
ンジスタを得る。このようにして製造された、図１のバ
イポーラトランジスタでは、酸化シリコン膜（８）が、
Ｎ型埋込層（２）とグラフトベース領域（７）を隔てる
ため、ベース−コレクタ間の接合容量を大幅に減少させ
ることができる。この結果、遮断周波数ｆT が向上す
る。
ミッタ電極引き出し用ポリシリコン（１０）、絶縁膜
（１１）、エミッタ電極（１２）、ベース電極（１３）
を順次形成して、本発明によるＮＰＮ型バイポーラトラ
ンジスタを得る。このようにして製造された、図１のバ
イポーラトランジスタでは、酸化シリコン膜（８）が、
Ｎ型埋込層（２）とグラフトベース領域（７）を隔てる
ため、ベース−コレクタ間の接合容量を大幅に減少させ
ることができる。この結果、遮断周波数ｆT が向上す
る。
【００１６】［実施例２］本発明の第２の実施例を図２
に示す。図１に示す実施例１では、酸化シリコン膜
（８）は、Ｐ型埋込層（３）とグラフトベース領域
（７）とを隔てる役割も兼ねている。そこで例えば図２
に示すように、Ｎ型埋込層（２）のパターンを縮小し、
Ｐ型埋込層（３）との境界部を、この酸化シリコン膜
（８）の直下にまでもってくることが出来る。即ち、Ｐ
型サブストレート（１）とＮ型埋込層（２）との間の接
合容量をそれだけ減少させることができ、これによって
バイポーラトランジスタの動作スピードを、更に向上す
ることが可能となる。なお、他の部分は実施例１と同様
である。
に示す。図１に示す実施例１では、酸化シリコン膜
（８）は、Ｐ型埋込層（３）とグラフトベース領域
（７）とを隔てる役割も兼ねている。そこで例えば図２
に示すように、Ｎ型埋込層（２）のパターンを縮小し、
Ｐ型埋込層（３）との境界部を、この酸化シリコン膜
（８）の直下にまでもってくることが出来る。即ち、Ｐ
型サブストレート（１）とＮ型埋込層（２）との間の接
合容量をそれだけ減少させることができ、これによって
バイポーラトランジスタの動作スピードを、更に向上す
ることが可能となる。なお、他の部分は実施例１と同様
である。
【００１７】［実施例３］本発明の第３の実施例を図３
に示す。更に上記実施例１における、酸素イオン注入時
におけるエネルギーを上げ、ドーズ量を増加すること
で、図３に示すように酸化シリコン膜（８）をより深く
厚く形成することができる。このとき、マスクのパター
ンをフィールド酸化シリコン膜（５）上の一部で開口し
た場合、酸素イオンはこれを突き抜けて、フィールド酸
化シリコン膜（５）の下方にも、酸化シリコン膜を形成
することができる。
に示す。更に上記実施例１における、酸素イオン注入時
におけるエネルギーを上げ、ドーズ量を増加すること
で、図３に示すように酸化シリコン膜（８）をより深く
厚く形成することができる。このとき、マスクのパター
ンをフィールド酸化シリコン膜（５）上の一部で開口し
た場合、酸素イオンはこれを突き抜けて、フィールド酸
化シリコン膜（５）の下方にも、酸化シリコン膜を形成
することができる。
【００１８】この結果、この図３に示すように、図１に
おけるＰ型絶縁分離拡散層（１４）の部分を、酸化シリ
コン膜（８）で置きかえることが可能となる。これによ
りＰ型絶縁分離拡散層（１４）を形成する為のＩＰＲ工
程を削減することができる。また、このとき、酸化シリ
コン膜（８）はＮ型埋込層（２）とＰ型埋込層（３）と
の境界領域に深く入り込む為、境界領域の面積が減少
し、この間の接合容量が減少する。この結果、更にバイ
ポーラトランジスタの速度が向上する。
おけるＰ型絶縁分離拡散層（１４）の部分を、酸化シリ
コン膜（８）で置きかえることが可能となる。これによ
りＰ型絶縁分離拡散層（１４）を形成する為のＩＰＲ工
程を削減することができる。また、このとき、酸化シリ
コン膜（８）はＮ型埋込層（２）とＰ型埋込層（３）と
の境界領域に深く入り込む為、境界領域の面積が減少
し、この間の接合容量が減少する。この結果、更にバイ
ポーラトランジスタの速度が向上する。
【００１９】［実施例４］本発明の第４の実施例を図
６、図７（ａ）（ｂ）、及び図８（ｃ）（ｄ）に示す。
この実施例は本発明をＢｉＣＭＯＳ型の半導体集積回路
に適用した場合で、そのＰ型ＭＯＳトランジスタ部は図
６の如くになる。ここで、ソースおよびドレインを形成
するＰ+ 型拡散層（１９）は、バイポーラトランジスタ
のグラフトベースと同時に形成されるため、このＰ+ 型
拡散層（１９）の下方に酸化シリコン膜（８）が形成さ
れることになる。この酸化シリコン膜（８）によって、
ソース、ドレインとＮ型埋込層（２）との間の接合容量
を低減することができるので、Ｐ型ＭＯＳトランジスタ
の特性を向上することができる。
６、図７（ａ）（ｂ）、及び図８（ｃ）（ｄ）に示す。
この実施例は本発明をＢｉＣＭＯＳ型の半導体集積回路
に適用した場合で、そのＰ型ＭＯＳトランジスタ部は図
６の如くになる。ここで、ソースおよびドレインを形成
するＰ+ 型拡散層（１９）は、バイポーラトランジスタ
のグラフトベースと同時に形成されるため、このＰ+ 型
拡散層（１９）の下方に酸化シリコン膜（８）が形成さ
れることになる。この酸化シリコン膜（８）によって、
ソース、ドレインとＮ型埋込層（２）との間の接合容量
を低減することができるので、Ｐ型ＭＯＳトランジスタ
の特性を向上することができる。
【００２０】以下、このＰ型ＭＯＳトランジスタの製造
方法について説明する。まず、バイポーラトランジスタ
と同様にして、Ｐ型サブストレート（１）上にＮ型埋込
層（２）、Ｐ型埋込層（３）、Ｎ型エピタキシャル層
（４）、Ｐ型絶縁分離拡散層（１４）、フィールド酸化
シリコン膜（５）を順次形成する。次に、図７（ａ）に
示す如く、Ｎ型エピタキシャル層内にＮウェル（１５）
を形成し、次いでゲート酸化シリコン膜（１６）、ゲー
ト電極（１７）および、イオン注入時のダメージ緩和用
酸化シリコン膜（２０）を形成する。次いで、フォトリ
ソグラフィー工程を経て、然るべきパターニングを施し
た後、Ｐ型不純物、例えばボロンをドーズ量３．０×１
０13ｃｍ-2程度で注入する。こうして、図７（ｂ）に示
すように低濃度ボロン注入領域（３６）が形成される。
方法について説明する。まず、バイポーラトランジスタ
と同様にして、Ｐ型サブストレート（１）上にＮ型埋込
層（２）、Ｐ型埋込層（３）、Ｎ型エピタキシャル層
（４）、Ｐ型絶縁分離拡散層（１４）、フィールド酸化
シリコン膜（５）を順次形成する。次に、図７（ａ）に
示す如く、Ｎ型エピタキシャル層内にＮウェル（１５）
を形成し、次いでゲート酸化シリコン膜（１６）、ゲー
ト電極（１７）および、イオン注入時のダメージ緩和用
酸化シリコン膜（２０）を形成する。次いで、フォトリ
ソグラフィー工程を経て、然るべきパターニングを施し
た後、Ｐ型不純物、例えばボロンをドーズ量３．０×１
０13ｃｍ-2程度で注入する。こうして、図７（ｂ）に示
すように低濃度ボロン注入領域（３６）が形成される。
【００２１】次に、図８（ｃ）に示すように、マスク
（３３）を、バイポーラトランジスタにおけるグラフト
ベース領域と同時にパターニングする。このマスク（３
３）を通じて、ボロン、酸素イオンを順次イオン注入
し、高濃度ボロン注入領域（３７）、酸素イオン注入領
域（３５）をそれぞれ形成する。この後、マスクの除去
後、熱処理を行なって図８（ｄ）のように、Ｐ- 型拡散
層（１８）、Ｐ+ 型拡散層（１９）、酸化シリコン膜
（８）が形成される。以後、図６に戻って、絶縁膜（１
１）を形成した後、コンタクトを開口し、ソース電極
（２１）およびドレイン電極（２２）を形成する。
（３３）を、バイポーラトランジスタにおけるグラフト
ベース領域と同時にパターニングする。このマスク（３
３）を通じて、ボロン、酸素イオンを順次イオン注入
し、高濃度ボロン注入領域（３７）、酸素イオン注入領
域（３５）をそれぞれ形成する。この後、マスクの除去
後、熱処理を行なって図８（ｄ）のように、Ｐ- 型拡散
層（１８）、Ｐ+ 型拡散層（１９）、酸化シリコン膜
（８）が形成される。以後、図６に戻って、絶縁膜（１
１）を形成した後、コンタクトを開口し、ソース電極
（２１）およびドレイン電極（２２）を形成する。
【００２２】
【発明の効果】以上説明したように、本発明の製造方法
によれば、バイポーラトランジスタのグラフトベースの
下方に絶縁膜を形成したことにより、ベース−コレクタ
間の接合容量も低減させ、これによってバイポーラトラ
ンジスタの速度を向上することができる。また、絶縁膜
の形成は、バイポーラトランジスタにおけるグラフトベ
ースの形成と同時に、ＳＩＭＯＸを用いて行われるた
め、この絶縁膜にかかる特別なＰＲ工程の増加もない。
更に、ＢｉＣＭＯＳ型の半導体集積回路においては、Ｐ
型ＭＯＳトランジスタのソース、ドレインの下方にもバ
イポーラトランジスタのグラフトベースの下方の絶縁膜
と同時に絶縁膜を形成し、ＰＲ工程の増加もなくまたそ
の特性を向上させることができるという効果を奏するも
のである。
によれば、バイポーラトランジスタのグラフトベースの
下方に絶縁膜を形成したことにより、ベース−コレクタ
間の接合容量も低減させ、これによってバイポーラトラ
ンジスタの速度を向上することができる。また、絶縁膜
の形成は、バイポーラトランジスタにおけるグラフトベ
ースの形成と同時に、ＳＩＭＯＸを用いて行われるた
め、この絶縁膜にかかる特別なＰＲ工程の増加もない。
更に、ＢｉＣＭＯＳ型の半導体集積回路においては、Ｐ
型ＭＯＳトランジスタのソース、ドレインの下方にもバ
イポーラトランジスタのグラフトベースの下方の絶縁膜
と同時に絶縁膜を形成し、ＰＲ工程の増加もなくまたそ
の特性を向上させることができるという効果を奏するも
のである。
【図１】 本発明の一実施例のバイポーラトランジスタ
を示す断面図。
を示す断面図。
【図２】 本発明の一実施例のバイポーラトランジスタ
を示す断面図。
を示す断面図。
【図３】 本発明の一実施例のバイポーラトランジスタ
を示す断面図。
を示す断面図。
【図４】 本発明の実施例のバイポーラトランジスタの
製造方法を工程順に示す断面図。
製造方法を工程順に示す断面図。
【図５】 本発明の実施例のバイポーラトランジスタの
製造方法で図４に続く工程順に示す断面図。
製造方法で図４に続く工程順に示す断面図。
【図６】 本発明の一実施例のＰ型ＭＯＳトランジスタ
を示す断面図。
を示す断面図。
【図７】 本発明の実施例のＰ型ＭＯＳトランジスタの
製造方法を工程順に示す断面図。
製造方法を工程順に示す断面図。
【図８】 本発明の実施例のＰ型ＭＯＳトランジスタの
製造方法で図７に続く工程順に示す断面図。
製造方法で図７に続く工程順に示す断面図。
【図９】 従来技術のバイポーラトランジスタを示す断
面図。
面図。
【図１０】 従来技術のバイポーラトランジスタを示す
断面図。
断面図。
【図１１】 従来技術のバイポーラトランジスタの製造
方法を工程順に示す断面図。
方法を工程順に示す断面図。
【図１２】 従来技術のバイポーラトランジスタの製造
方法を工程順に示す断面図。
方法を工程順に示す断面図。
【図１３】 従来技術のバイポーラトランジスタを示す
断面図。
断面図。
１ Ｐ型サブストレート ２ Ｎ型埋込層 ３ Ｐ型埋込層 ４ Ｎ型エピタキシャル層 ５ フィールド酸化シリコン膜 ７ グラフトベース領域 ８ 酸化シリコン膜 １４ Ｐ型絶縁分離拡散層 ３３ マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 21/8249 Ｈ０１Ｌ 27/06 ３２１ Ｈ
Claims (10)
- 【請求項１】 一導電型の半導体基板表面の一部に、逆
導電型の埋込層を形成する工程と、該半導体基板上に、
逆導電型のエピタキシャル層を成長させる工程と、該エ
ピタキシャル層の表面の一部に選択酸化膜を形成する工
程と、該選択酸化膜の開口部の一部に一導電型の第一領
域を形成する工程と、フォトリソグラフィー工程を経て
パターニングされたマスクを形成する工程と、該マスク
を通して一導電型の不純物をイオン注入する工程と、同
一のマスクを通して酸素イオンを注入する工程と、活性
化熱処理によって、一導電型の第一領域に接し、該第一
領域よりも高不純物濃度の第二領域および、該第二領域
の直下に酸化シリコン膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型半導体基板表面のうち、逆導電
型の埋込層以外の領域の一部または全部に、一導電型の
埋込層を形成する工程を有することを特徴とする、請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 逆導電型の埋込層と一導電型の埋込層を
セルフアラインによって形成することを特徴とする請求
項２に記載の半導体装置の製造方法。 - 【請求項４】 第二領域の平面パターンにおける一端
が、逆導電型の埋込層の平面パターンの外側にあること
を特徴とする請求項１〜３のいずれかに記載の半導体装
置の製造方法。 - 【請求項５】 前記エピタキシャル層の一部をコレクタ
領域とし、第一領域を真性ベース領域とし、第二領域を
グラフトベース領域とするバイポーラトランジスタを形
成することを特徴とする請求項１〜３のいずれかに記載
の半導体装置の製造方法。 - 【請求項６】 第二領域をソースおよびドレインとする
ＭＯＳトランジスタを形成することを特徴とする請求項
１〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 エピタキシャル層の一部をコレクタ領域
とし、第一領域を真性ベース領域とし、第二領域をグラ
フトベース領域とするバイポーラトランジスタと第二領
域をソースおよびドレインとするＭＯＳトランジスタ
を、同一チップ上に形成することを特徴とする請求項１
〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記イオン注入におけるマスクに、パタ
ーニングされたフォトレジストを用いることを特徴とす
る請求項１〜７のいずれかに記載の半導体装置の製造方
法。 - 【請求項９】 前記イオン注入におけるマスクに、パタ
ーニングされたアルミニウムを用いることを特徴とする
請求項１〜７のいずれかに記載の半導体装置の製造方
法。 - 【請求項１０】 前記イオン注入におけるマスクに、パ
ターニングされたＣＶＤ膜を用いることを特徴とする請
求項１〜７のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258936A JPH0897231A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
| US08/534,944 US5616509A (en) | 1994-09-28 | 1995-09-28 | Method for fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6258936A JPH0897231A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897231A true JPH0897231A (ja) | 1996-04-12 |
Family
ID=17327106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6258936A Pending JPH0897231A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5616509A (ja) |
| JP (1) | JPH0897231A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753229B1 (en) | 1998-12-04 | 2004-06-22 | The Regents Of The University Of California | Multiple-thickness gate oxide formed by oxygen implantation |
| JP2005032930A (ja) * | 2003-07-10 | 2005-02-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN100407441C (zh) * | 2003-09-25 | 2008-07-30 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583263A (en) * | 1978-12-19 | 1980-06-23 | Fujitsu Ltd | Mos semiconductor device |
| JPS61207073A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
| JPS63213366A (ja) * | 1987-02-28 | 1988-09-06 | Sony Corp | 半導体装置の製造方法 |
| JPH01191476A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | 半導体装置 |
| JPH05304163A (ja) * | 1992-04-28 | 1993-11-16 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148464A (en) * | 1979-05-08 | 1980-11-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Mos semiconductor device and its manufacture |
| JPS58111345A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置 |
| US4683637A (en) * | 1986-02-07 | 1987-08-04 | Motorola, Inc. | Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing |
| US4963502A (en) * | 1988-08-25 | 1990-10-16 | Texas Instruments, Incorporated | Method of making oxide-isolated source/drain transistor |
-
1994
- 1994-09-28 JP JP6258936A patent/JPH0897231A/ja active Pending
-
1995
- 1995-09-28 US US08/534,944 patent/US5616509A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5583263A (en) * | 1978-12-19 | 1980-06-23 | Fujitsu Ltd | Mos semiconductor device |
| JPS61207073A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
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| JPH01191476A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | 半導体装置 |
| JPH05304163A (ja) * | 1992-04-28 | 1993-11-16 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5616509A (en) | 1997-04-01 |
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