JP3122103B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JP3122103B2 JP3122103B2 JP01276533A JP27653389A JP3122103B2 JP 3122103 B2 JP3122103 B2 JP 3122103B2 JP 01276533 A JP01276533 A JP 01276533A JP 27653389 A JP27653389 A JP 27653389A JP 3122103 B2 JP3122103 B2 JP 3122103B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばバイポーラトランジスタ、LEC（Low
Emitter Concentration）構造のトランジスタ（以下LE
Cトランジスタと略称する）、或は高濃度の上部ゲート
を有する接合型電界効果トランジスタ（以下JFETと略称
する）等の製造に適した半導体装置の製法に関する。
Emitter Concentration）構造のトランジスタ（以下LE
Cトランジスタと略称する）、或は高濃度の上部ゲート
を有する接合型電界効果トランジスタ（以下JFETと略称
する）等の製造に適した半導体装置の製法に関する。
本発明は、バイポーラトランジスタ、LECトランジス
タ、高濃度の上部ゲートを有するJFET等、いわゆる半導
体基体に第１導電形の第１半導体領域と、この第１半導
体領域より浅い高不純物濃度の第２導電形の第２半導体
領域を有する半導体装置の製法において、先に第１の開
口を通して第１のイオン注入で第２半導体領域を形成し
た後、第１の開口より幅広の第２の開口を第１のイオン
注入によりアモルファス化した基体表面を含んで形成
し、この第２の開口を通して第２のイオン注入で第１半
導体領域を形成することによって、チャネリングテール
による特性のばらつきをなくし、安定した特性が得られ
るようにし、且つ第１半導体領域の第２半導体領域直下
以外の部分の低抵抗化を図るようにしたものである。
タ、高濃度の上部ゲートを有するJFET等、いわゆる半導
体基体に第１導電形の第１半導体領域と、この第１半導
体領域より浅い高不純物濃度の第２導電形の第２半導体
領域を有する半導体装置の製法において、先に第１の開
口を通して第１のイオン注入で第２半導体領域を形成し
た後、第１の開口より幅広の第２の開口を第１のイオン
注入によりアモルファス化した基体表面を含んで形成
し、この第２の開口を通して第２のイオン注入で第１半
導体領域を形成することによって、チャネリングテール
による特性のばらつきをなくし、安定した特性が得られ
るようにし、且つ第１半導体領域の第２半導体領域直下
以外の部分の低抵抗化を図るようにしたものである。
通常、二重拡散型のバイポーラトランジスタは、イオ
ン注入によるベース領域、エミッタ領域を形成してお
り、従来方式ではベース領域を形成した後、エミッタ領
域を形成するのが主流である。第４図に従来の二重拡散
型のNPNバイポーラトランジスタの製法を示す。まず、
第４図Ａに示すようにN+半導体基体（１）上に同導電形
のエピタキシャル成長層（２）を形成し、エピタキシャ
ル成長層（２）の主面に例えばSiO2膜等の絶縁膜（３）
を形成した後、フォトレジストマスク（４）を介してＮ
形エピタキシャル成長層（２）に例えばボロン（B+）
（５）をイオン注入する。次に第４図Ｂに示すように活
性化アニール処理（ベース拡散処理）を行ってＰ形のベ
ース領域（６）を形成する。次に、第４図Ｃに示すよう
にフォトレジストマスク（７）を介してＰ形ベース領域
（６）内に浅く例えばヒ素（As+）（８）を高濃度にイ
オン注入した後、第４図Ｄに示すように活性化アニール
処理（エミッタ拡散処理）し、Ｎ形のエミッタ領域
（９）を形成して、二重拡散型バイポーラトランジスタ
（11）を形成していた。（10）はCVDによる絶縁膜であ
る。このバイポーラトランジスタ（11）のa1−a1線上の
不純物濃度分布を第７図に示す。
ン注入によるベース領域、エミッタ領域を形成してお
り、従来方式ではベース領域を形成した後、エミッタ領
域を形成するのが主流である。第４図に従来の二重拡散
型のNPNバイポーラトランジスタの製法を示す。まず、
第４図Ａに示すようにN+半導体基体（１）上に同導電形
のエピタキシャル成長層（２）を形成し、エピタキシャ
ル成長層（２）の主面に例えばSiO2膜等の絶縁膜（３）
を形成した後、フォトレジストマスク（４）を介してＮ
形エピタキシャル成長層（２）に例えばボロン（B+）
（５）をイオン注入する。次に第４図Ｂに示すように活
性化アニール処理（ベース拡散処理）を行ってＰ形のベ
ース領域（６）を形成する。次に、第４図Ｃに示すよう
にフォトレジストマスク（７）を介してＰ形ベース領域
（６）内に浅く例えばヒ素（As+）（８）を高濃度にイ
オン注入した後、第４図Ｄに示すように活性化アニール
処理（エミッタ拡散処理）し、Ｎ形のエミッタ領域
（９）を形成して、二重拡散型バイポーラトランジスタ
（11）を形成していた。（10）はCVDによる絶縁膜であ
る。このバイポーラトランジスタ（11）のa1−a1線上の
不純物濃度分布を第７図に示す。
一方、第５図はLECトランジスタの一例を示す。このL
ECトランジスタは、例えばNPNトランジスタの場合、エ
ピタキシャル成長層（２）によるＮ形コレクタ領域（1
2）、Ｐ形ベース領域（13）、高濃度のＮ形エミッタ領
域（14）及びＰ形ベース取出し領域（15）を有し、ベー
ス領域（13）の濃度ピークがエミッタ領域（14）より深
い位置にあってベース領域（13）の低濃度部がエミッタ
領域（14）と接してb1−b1線上の不純物濃度分布が第８
図の不純物濃度分布を呈するように構成される。このLE
Cトランジスタ（16）の製造においても、先にＰ形ベー
ス領域（13）をイオン注入で形成した後、Ｎ形エミッタ
領域（14）をイオン注入で形成している。
ECトランジスタは、例えばNPNトランジスタの場合、エ
ピタキシャル成長層（２）によるＮ形コレクタ領域（1
2）、Ｐ形ベース領域（13）、高濃度のＮ形エミッタ領
域（14）及びＰ形ベース取出し領域（15）を有し、ベー
ス領域（13）の濃度ピークがエミッタ領域（14）より深
い位置にあってベース領域（13）の低濃度部がエミッタ
領域（14）と接してb1−b1線上の不純物濃度分布が第８
図の不純物濃度分布を呈するように構成される。このLE
Cトランジスタ（16）の製造においても、先にＰ形ベー
ス領域（13）をイオン注入で形成した後、Ｎ形エミッタ
領域（14）をイオン注入で形成している。
また、第６図は、上部ゲートを有するJFETの一例を示
す。このJFETは、例えばＰチャンネルJFETの場合、Ｎ形
エピタキシャル成長層（２）にＰ形チャンネル領域（1
7）とＰ形ソース領域（18）及びＰ形ドレイン領域（1
9）と、高濃度のＮ形上部ゲート領域（20）を形成して
成り、チャンネル領域（17）の濃度ピークが上部ゲート
領域（20）より深い位置にあってチャンネル領域（17）
の低濃度部が上部ゲート領域（20）と接してb2−b2線上
の不純物濃度分布が第８図と同じ不純物濃度分布を呈す
るように構成される。このＰチャンネルJFET（21）の製
造においても、先にＰ形チャンネル領域（17）をイオン
注入で形成した後、Ｎ形上部ゲート領域（20）をイオン
注入で形成している。
す。このJFETは、例えばＰチャンネルJFETの場合、Ｎ形
エピタキシャル成長層（２）にＰ形チャンネル領域（1
7）とＰ形ソース領域（18）及びＰ形ドレイン領域（1
9）と、高濃度のＮ形上部ゲート領域（20）を形成して
成り、チャンネル領域（17）の濃度ピークが上部ゲート
領域（20）より深い位置にあってチャンネル領域（17）
の低濃度部が上部ゲート領域（20）と接してb2−b2線上
の不純物濃度分布が第８図と同じ不純物濃度分布を呈す
るように構成される。このＰチャンネルJFET（21）の製
造においても、先にＰ形チャンネル領域（17）をイオン
注入で形成した後、Ｎ形上部ゲート領域（20）をイオン
注入で形成している。
ところで、上述したバイポーラトランジスタ（11）で
は、そのベース領域（13）のイオン注入の際にチャネリ
ング現象によりベース領域（６）の不純物濃度分布が第
７図示の如くテール（23）を引き、このテール（23）の
引き方はウエハ面の位置によって異なりテール（23）の
差で合計のベース濃度QBが違ってくる。このため、チャ
ネリングテール（23）によりトランジスタ特性（電流増
幅率hFE等）にばらつきが生じ、ウエハ内で特性が不安
定となるものであった。特に近年、高速化に伴い接合が
浅いトランジスタが作成されてきているが、この場合、
チャネリングテール（23）がトランジスタ特性を決める
ベース濃度QBの大きな部分を占め、トランジスタ特性に
大きな影響を及ぼす様になってきた。
は、そのベース領域（13）のイオン注入の際にチャネリ
ング現象によりベース領域（６）の不純物濃度分布が第
７図示の如くテール（23）を引き、このテール（23）の
引き方はウエハ面の位置によって異なりテール（23）の
差で合計のベース濃度QBが違ってくる。このため、チャ
ネリングテール（23）によりトランジスタ特性（電流増
幅率hFE等）にばらつきが生じ、ウエハ内で特性が不安
定となるものであった。特に近年、高速化に伴い接合が
浅いトランジスタが作成されてきているが、この場合、
チャネリングテール（23）がトランジスタ特性を決める
ベース濃度QBの大きな部分を占め、トランジスタ特性に
大きな影響を及ぼす様になってきた。
また、上述の低雑音トランジスタとして使われるLEC
トランジスタ（16）は、ベース領域（13）を深い所に形
成するため、高エネルギーイオン注入を用いるが、打込
みエネルギーを高くするほど第８図の濃度分布で示すチ
ャネリングテール（24）が広がり易くなり上例と同様に
トランジスタ特性（電流増幅率hFE）がばらつくもので
あった。
トランジスタ（16）は、ベース領域（13）を深い所に形
成するため、高エネルギーイオン注入を用いるが、打込
みエネルギーを高くするほど第８図の濃度分布で示すチ
ャネリングテール（24）が広がり易くなり上例と同様に
トランジスタ特性（電流増幅率hFE）がばらつくもので
あった。
さらに、上述のＰチャンネルJFET（21）においても、
b2−b2線上の不純物濃度分布はLECトランジスタ（16）
とほぼ同じ（第８図参照）であり、チャンネル領域（1
7）のチャネリングテール（24）の影響でドレイン・ソ
ース間電流Idss、ピンチオフ電圧Vp、相互コンダクタン
スGm等がばらつき易いものであった。
b2−b2線上の不純物濃度分布はLECトランジスタ（16）
とほぼ同じ（第８図参照）であり、チャンネル領域（1
7）のチャネリングテール（24）の影響でドレイン・ソ
ース間電流Idss、ピンチオフ電圧Vp、相互コンダクタン
スGm等がばらつき易いものであった。
本発明は、上述の点に鑑み、チャネリングテールによ
る特性のばらつきをなくし、安定した特性が得られる半
導体装置の製法を提供するものである。
る特性のばらつきをなくし、安定した特性が得られる半
導体装置の製法を提供するものである。
本発明は、半導体基体（34）に第１導電形の第１半導
体領域（38）（又は（43））とこの第１半導体領域（3
8）（又は（43））より浅い高不純物濃度の第２導電形
の第２半導体領域（37）（又は（42））を有する半導体
装置の製法において、上記半導体基体（34）に第１の開
口（45A）（又は（45A′））を通して第１のイオン注入
で第２半導体領域（37）（又は（42））を形成した後、
第１の開口（45A）（又は（45A′））より幅広の第２の
開口（46A）（又は（46A′））を、第１のイオン注入に
よりアモルファス化された基体表面（37′）（又は（4
2′）を含むように形成し、第２の開口（46A）（又は
（46A′））を通して第２のイオン注入で第１半導体領
域（38）（又は（43））を形成するようになす。
体領域（38）（又は（43））とこの第１半導体領域（3
8）（又は（43））より浅い高不純物濃度の第２導電形
の第２半導体領域（37）（又は（42））を有する半導体
装置の製法において、上記半導体基体（34）に第１の開
口（45A）（又は（45A′））を通して第１のイオン注入
で第２半導体領域（37）（又は（42））を形成した後、
第１の開口（45A）（又は（45A′））より幅広の第２の
開口（46A）（又は（46A′））を、第１のイオン注入に
よりアモルファス化された基体表面（37′）（又は（4
2′）を含むように形成し、第２の開口（46A）（又は
（46A′））を通して第２のイオン注入で第１半導体領
域（38）（又は（43））を形成するようになす。
本発明は、半導体基体（34）に第１導電形のベース領
域（38）とこのベース領域（38）より浅い高不純物濃度
の第２導電形のエミッタ領域（37）を有するバイポーラ
トランジスタの製法において、半導体基体（34）に第１
の開口（45A）を通して第１のイオン注入でエミッタ領
域（37）を選択的に形成した後、第１の開口（45A）よ
り幅広の第２の開口（46A）を第１のイオン注入により
アモルファス化された基体表面（37′）を含むように形
成し、第２の開口（46A）を通して第２のイオン注入で
ベース領域（38）を形成するようになす。
域（38）とこのベース領域（38）より浅い高不純物濃度
の第２導電形のエミッタ領域（37）を有するバイポーラ
トランジスタの製法において、半導体基体（34）に第１
の開口（45A）を通して第１のイオン注入でエミッタ領
域（37）を選択的に形成した後、第１の開口（45A）よ
り幅広の第２の開口（46A）を第１のイオン注入により
アモルファス化された基体表面（37′）を含むように形
成し、第２の開口（46A）を通して第２のイオン注入で
ベース領域（38）を形成するようになす。
上述の製法によれば、半導体基体（34）に対して先に
第１の開口（45A）（又は（45A′））を通して第２半導
体領域（38）（又は（42））を形成するための高不純物
濃度の第１のイオン注入を行うことになり、半導体基体
表面（38′）（又は（42′））がアモルファス化され
る。次いで、このアモルファス化された半導体基体表面
（38′）（又は（42′））をチャネリング防止手段とし
て、この基体表面（38′）（又は（42′））を通して第
２のイオン注入即ち高エネルギーイオン注入によって第
２半導体領域（37）（又は（42））より深い位置に第１
半導体領域（38）（又は（43））を形成するので、第２
のイオン注入時のチャネリング現象が抑制され、第１半
導体領域（38）（又は（43））においてチャネリングテ
ールのない不純物濃度分布が得られる。従ってチャネリ
ングテールによる特性のばらつきがなくなり、半導体装
置の特性の安定化が図られる。
第１の開口（45A）（又は（45A′））を通して第２半導
体領域（38）（又は（42））を形成するための高不純物
濃度の第１のイオン注入を行うことになり、半導体基体
表面（38′）（又は（42′））がアモルファス化され
る。次いで、このアモルファス化された半導体基体表面
（38′）（又は（42′））をチャネリング防止手段とし
て、この基体表面（38′）（又は（42′））を通して第
２のイオン注入即ち高エネルギーイオン注入によって第
２半導体領域（37）（又は（42））より深い位置に第１
半導体領域（38）（又は（43））を形成するので、第２
のイオン注入時のチャネリング現象が抑制され、第１半
導体領域（38）（又は（43））においてチャネリングテ
ールのない不純物濃度分布が得られる。従ってチャネリ
ングテールによる特性のばらつきがなくなり、半導体装
置の特性の安定化が図られる。
また、チャネリング防止手段として第２半導体領域を
形成するための高濃度のイオン注入によって形成された
アモルファス化された基体表面を利用するので製造工程
数を増加することなく、従来通りの工程数でチャネリン
グテールを無くすことができる。また、第２のイオン注
入は、第１の開口（45A）（又は（45A′））より幅広の
第２の開口（46A）（又は（46A′））を通して行うの
で、第１半導体領域（38）（又は（43））の第２半導体
領域（37）（又は（42））直下以外の部分（38a）（又
は（43a））ではチャネリング現象によって深くイオン
注入され、その第１半導体領域（38）の幅（層の厚さ）
が大きくなり、結果として部分（38a）（又は（43a））
の断面積が大きくなり、第１半導体領域（38）（又は
（43））の低抵抗化が図れる。
形成するための高濃度のイオン注入によって形成された
アモルファス化された基体表面を利用するので製造工程
数を増加することなく、従来通りの工程数でチャネリン
グテールを無くすことができる。また、第２のイオン注
入は、第１の開口（45A）（又は（45A′））より幅広の
第２の開口（46A）（又は（46A′））を通して行うの
で、第１半導体領域（38）（又は（43））の第２半導体
領域（37）（又は（42））直下以外の部分（38a）（又
は（43a））ではチャネリング現象によって深くイオン
注入され、その第１半導体領域（38）の幅（層の厚さ）
が大きくなり、結果として部分（38a）（又は（43a））
の断面積が大きくなり、第１半導体領域（38）（又は
（43））の低抵抗化が図れる。
バイポーラトランジスタの製法に適用したときには、
ベース領域（38）においてチャネリングテールのない不
純物濃度分布が得られ、チャネリングテールによる特性
のばらつきがなくなり、バイポーラトランジスタの特性
を安定化することができる。また、エミッタ領域（37）
直下以外のベース領域部分、いわゆる外部ベース領域部
分を低抵抗化することができる。
ベース領域（38）においてチャネリングテールのない不
純物濃度分布が得られ、チャネリングテールによる特性
のばらつきがなくなり、バイポーラトランジスタの特性
を安定化することができる。また、エミッタ領域（37）
直下以外のベース領域部分、いわゆる外部ベース領域部
分を低抵抗化することができる。
通常、バイポーラトランジスタ、LECトランジスタの
エミッタ領域、或はJFETの上部ゲート領域は、高ドーズ
量（５×1015cm-2〜１×1016cm-2程度）のイオン注入に
より形成される。高ドーブ量をもってイオン注入された
半導体表面即ちシリコン表面はアモルファス化される。
このアモルファス化されたシリコン表面を通じてイオン
注入したときにはチャネリング現象が起こりにくい。特
にイオン注入の不純物としてヒ素（As）の場合は顕著で
ある。本発明は、従来のエミッタ領域（或は上部ゲート
領域）及びベース領域（或はチャンネル領域）の形成順
序を逆にして、エミッタ領域（或は上部ゲート領域）を
形成するための高ドーブ量のイオン注入を先に行ってシ
リコン基体表面をアモルファス化し、次に行うベース領
域（或はチャンネル領域）形成のためのイオン注入時の
チャネリング現象を抑制し、トランジスタ特性の安定化
を達成するものである。
エミッタ領域、或はJFETの上部ゲート領域は、高ドーズ
量（５×1015cm-2〜１×1016cm-2程度）のイオン注入に
より形成される。高ドーブ量をもってイオン注入された
半導体表面即ちシリコン表面はアモルファス化される。
このアモルファス化されたシリコン表面を通じてイオン
注入したときにはチャネリング現象が起こりにくい。特
にイオン注入の不純物としてヒ素（As）の場合は顕著で
ある。本発明は、従来のエミッタ領域（或は上部ゲート
領域）及びベース領域（或はチャンネル領域）の形成順
序を逆にして、エミッタ領域（或は上部ゲート領域）を
形成するための高ドーブ量のイオン注入を先に行ってシ
リコン基体表面をアモルファス化し、次に行うベース領
域（或はチャンネル領域）形成のためのイオン注入時の
チャネリング現象を抑制し、トランジスタ特性の安定化
を達成するものである。
以下、第１図を参照して本発明による半導体装置の製
法の一例を、LECトランジスタ（本例ではNPNトランジス
タ）及びＰチャンネルJFETに適用した場合について説明
する。
法の一例を、LECトランジスタ（本例ではNPNトランジス
タ）及びＰチャンネルJFETに適用した場合について説明
する。
第１図Ａに示すように、Ｐ形のシリコン半導体基体
（31）の主面にＮ形の埋込み層（32），（33）を介して
Ｎ形のエピタキシャル成長層（（34）を形成した後、P+
素子分離層（35）によってエピタキシャル成長層（34）
を複数の島領域（34A），（34B）に分離する。次いでLE
Cトランジスタを形成すべき島領域（34A）にＰ形のベー
ス取出し領域（36）を、ＰチャンネルJFETを形成すべき
島領域（34B）にＰ形のソース領域（40）及びドレイン
領域（41）を形成する。（40）はSiO2等の絶縁膜であ
る。
（31）の主面にＮ形の埋込み層（32），（33）を介して
Ｎ形のエピタキシャル成長層（（34）を形成した後、P+
素子分離層（35）によってエピタキシャル成長層（34）
を複数の島領域（34A），（34B）に分離する。次いでLE
Cトランジスタを形成すべき島領域（34A）にＰ形のベー
ス取出し領域（36）を、ＰチャンネルJFETを形成すべき
島領域（34B）にＰ形のソース領域（40）及びドレイン
領域（41）を形成する。（40）はSiO2等の絶縁膜であ
る。
次に、第１図Ｂに示すように第１の開口（45A），（4
5A′）を有するフォトレジストマスク（45）を介して島
領域（34A）のエミッタ領域形成部（37′）及び島領域
（34B）の上部ゲート領域形成部（42′）に夫々Ｎ形不
純物例えばヒ素（As+）（47）を高ドーズ量でイオン注
入する。この高ドーブ量のイオン注入で基体表面即ちエ
ミッタ領域形成部（37′）及び上部ゲート領域形成部
（42′）はアモルファス化される。
5A′）を有するフォトレジストマスク（45）を介して島
領域（34A）のエミッタ領域形成部（37′）及び島領域
（34B）の上部ゲート領域形成部（42′）に夫々Ｎ形不
純物例えばヒ素（As+）（47）を高ドーズ量でイオン注
入する。この高ドーブ量のイオン注入で基体表面即ちエ
ミッタ領域形成部（37′）及び上部ゲート領域形成部
（42′）はアモルファス化される。
次に、第１図Ｃに示すように、フォトレジストマスク
（45）を剥離し、新たな第１の開口（45A），（45A′）
より幅広の第２の開口（46A），（46A′）を有するフォ
トレジストマスク（46）を形成し、島領域（34A）のベ
ース領域形成部（38′）及び島領域（34B）のチャンネ
ル領域形成部（43′）に夫々Ｐ形不純物例えばボロン
（B+）（48）を高エネルギーでイオン注入する。このイ
オン注入において、エミッタ領域形成部（37′）直下の
活性領域部でのベースイオン注入分布及び上部ゲート領
域形成部（42′）直下の活性領域部でのチャンネルイオ
ン注入分布は第３図Ａの不純物濃度分布（第１図のC1−
C1線上、D1−D1線上の分布）で示すようにアモルファス
化された表面層即ちエミッタ領域形成部（37′）及び上
部ゲート領域形成部（42′）の影響でチャネリング現象
が抑制され、チャネリングテールが生じない。但し、エ
ミッタ領域形成部（37′）直下以外のベース領域形成部
でのベースイオン注入分布（第１図C2−C2線上の分布）
及び上部ゲート領域形成部（42′）直下以外のチャンネ
ル領域形成部でのチャンネルイオン注入分布（第１図D2
−D2線上の分布）は第３図Ｂに示すようにチャネリング
テール（50）が生ずる。
（45）を剥離し、新たな第１の開口（45A），（45A′）
より幅広の第２の開口（46A），（46A′）を有するフォ
トレジストマスク（46）を形成し、島領域（34A）のベ
ース領域形成部（38′）及び島領域（34B）のチャンネ
ル領域形成部（43′）に夫々Ｐ形不純物例えばボロン
（B+）（48）を高エネルギーでイオン注入する。このイ
オン注入において、エミッタ領域形成部（37′）直下の
活性領域部でのベースイオン注入分布及び上部ゲート領
域形成部（42′）直下の活性領域部でのチャンネルイオ
ン注入分布は第３図Ａの不純物濃度分布（第１図のC1−
C1線上、D1−D1線上の分布）で示すようにアモルファス
化された表面層即ちエミッタ領域形成部（37′）及び上
部ゲート領域形成部（42′）の影響でチャネリング現象
が抑制され、チャネリングテールが生じない。但し、エ
ミッタ領域形成部（37′）直下以外のベース領域形成部
でのベースイオン注入分布（第１図C2−C2線上の分布）
及び上部ゲート領域形成部（42′）直下以外のチャンネ
ル領域形成部でのチャンネルイオン注入分布（第１図D2
−D2線上の分布）は第３図Ｂに示すようにチャネリング
テール（50）が生ずる。
然る後、同時に活性化アニール処理（拡散処理）を施
して島領域（34A）にＮ形のエミッタ領域（37）及びエ
ミッタ領域より深い位置に濃度ピークをもつＰ形のベー
ス領域（38）を形成し、島領域（34B）にＮ形の上部ゲ
ート領域（42）及びＰ形のチャンネル領域（43）を形成
する。斯くすることにより、島領域（34A）にコレクタ
領域（39）、ベース領域（38）及びエミッタ領域（37）
からなり、第２図に示すチャネリングテールがない不純
物濃度分布をもつLEC構造のNPNトランジスタ（51）が形
成され、島領域（34B）にチャンネル領域（43）、ソー
ス領域（40）、ドレイン領域（41）及び上部ゲート領域
（42）からなり、同様の第２図に示すチャネリングテー
ルがない不純物濃度分布をもつＰチャンネルJFET（52）
が形成される。同時に、第１図Ｄに示すように、NPNト
ランジスタ（51）のベース領域（38）では、そのエミッ
タ領域（37）直下以外の部分（38a）の断面積がエミッ
タ領域（37）直下の部分に比べて大きくなり、JFET（5
2）のチャンネル領域（43）では、その上部ゲート領域
（42）直下以外の部分（43a）の断面積が上部ゲート領
域（37）直下の部分に比べて大きくなる。
して島領域（34A）にＮ形のエミッタ領域（37）及びエ
ミッタ領域より深い位置に濃度ピークをもつＰ形のベー
ス領域（38）を形成し、島領域（34B）にＮ形の上部ゲ
ート領域（42）及びＰ形のチャンネル領域（43）を形成
する。斯くすることにより、島領域（34A）にコレクタ
領域（39）、ベース領域（38）及びエミッタ領域（37）
からなり、第２図に示すチャネリングテールがない不純
物濃度分布をもつLEC構造のNPNトランジスタ（51）が形
成され、島領域（34B）にチャンネル領域（43）、ソー
ス領域（40）、ドレイン領域（41）及び上部ゲート領域
（42）からなり、同様の第２図に示すチャネリングテー
ルがない不純物濃度分布をもつＰチャンネルJFET（52）
が形成される。同時に、第１図Ｄに示すように、NPNト
ランジスタ（51）のベース領域（38）では、そのエミッ
タ領域（37）直下以外の部分（38a）の断面積がエミッ
タ領域（37）直下の部分に比べて大きくなり、JFET（5
2）のチャンネル領域（43）では、その上部ゲート領域
（42）直下以外の部分（43a）の断面積が上部ゲート領
域（37）直下の部分に比べて大きくなる。
上述の製法によれば、LECトランジスタ（51）におい
ては、先にエミッタ領域形成部（37′）に高ドーズ量の
Asイオン注入を行い、ここをアモルファス化した後、こ
のアモルファス化されたシリコン表面即ちエミッタ領域
形成部（37′）を通してベース領域形成部（38′）に高
エネルギーでＢイオン注入を行うので、ベース領域（3
8）の不純物濃度分布にはチャネリングテールが生じな
い。従ってウエハ内においてチャネリングテールによる
トランジスタ特性のばらつきがなくなり、トランジスタ
特性が安定化する。そして、ベース領域（38）のエミッ
タ領域（37）直下以外の部分（38a）では、断面積が大
きくなるので、結果としてベース領域（38）の低抵抗化
が図れる。
ては、先にエミッタ領域形成部（37′）に高ドーズ量の
Asイオン注入を行い、ここをアモルファス化した後、こ
のアモルファス化されたシリコン表面即ちエミッタ領域
形成部（37′）を通してベース領域形成部（38′）に高
エネルギーでＢイオン注入を行うので、ベース領域（3
8）の不純物濃度分布にはチャネリングテールが生じな
い。従ってウエハ内においてチャネリングテールによる
トランジスタ特性のばらつきがなくなり、トランジスタ
特性が安定化する。そして、ベース領域（38）のエミッ
タ領域（37）直下以外の部分（38a）では、断面積が大
きくなるので、結果としてベース領域（38）の低抵抗化
が図れる。
同様にＰチャンネルJFET（52）においても、先に上部
ゲート領域形成部（42′）に高ドーズ量のAsイオン注入
を行いここをアモルファス化して後、このアモルファス
化したシリコン表面即ち上部ゲート領域形成部（42′）
を通してチャンネル領域形成部（43′）に高エネルギー
でＢイオン注入を行うので、チャンネル領域（43）の不
純物濃度分布にはチャネリングテールが生ぜず、ドレイ
ン−ソース間電流Idss、ピンチオフ電圧Vp等のばらつき
がなくなる。ここでも、チャンネル領域（43）の上部ゲ
ート領域（42）直下以外の部分（43a）の断面積が大き
くなるので、チャンネル領域（43）の低抵抗化が図れ
る。表1,2に本発明に係るＰチャンネルJFETと、LECトラ
ンジスタのウエハ内特性分布を従来製法との比較で示
す。
ゲート領域形成部（42′）に高ドーズ量のAsイオン注入
を行いここをアモルファス化して後、このアモルファス
化したシリコン表面即ち上部ゲート領域形成部（42′）
を通してチャンネル領域形成部（43′）に高エネルギー
でＢイオン注入を行うので、チャンネル領域（43）の不
純物濃度分布にはチャネリングテールが生ぜず、ドレイ
ン−ソース間電流Idss、ピンチオフ電圧Vp等のばらつき
がなくなる。ここでも、チャンネル領域（43）の上部ゲ
ート領域（42）直下以外の部分（43a）の断面積が大き
くなるので、チャンネル領域（43）の低抵抗化が図れ
る。表1,2に本発明に係るＰチャンネルJFETと、LECトラ
ンジスタのウエハ内特性分布を従来製法との比較で示
す。
この表1,2から明らかなように、本発明製法では従来
製法に比較してウエハ内での特性分布が改善される。
製法に比較してウエハ内での特性分布が改善される。
また、本実施例においては、チャネリング現象の防止
として、先にエミッタ領域（37）（上部ゲート領域（4
2））のイオン注入でシリコン表面をアモルファス化
し、このアモルファス化領域を利用して、ベース領域
（38）（チャンネル領域（43））のイオン注入を行うよ
うにしているので、製造工程数は何ら増加することはな
い。因みに、ベース領域（又はチャンネル領域）をイオ
ン注入で形成する際に、先にシリコンをイオン注入して
シリコン表面をアモルファス化し、次にこのアモルファ
ス化された層を通してベース領域（チャンネル領域）の
不純物イオン注入を行う方法も考えられるが、この場合
にはアモルファス化するための工程数が増す。従って、
この方法に比べても本例は製造工程が簡単となる。
として、先にエミッタ領域（37）（上部ゲート領域（4
2））のイオン注入でシリコン表面をアモルファス化
し、このアモルファス化領域を利用して、ベース領域
（38）（チャンネル領域（43））のイオン注入を行うよ
うにしているので、製造工程数は何ら増加することはな
い。因みに、ベース領域（又はチャンネル領域）をイオ
ン注入で形成する際に、先にシリコンをイオン注入して
シリコン表面をアモルファス化し、次にこのアモルファ
ス化された層を通してベース領域（チャンネル領域）の
不純物イオン注入を行う方法も考えられるが、この場合
にはアモルファス化するための工程数が増す。従って、
この方法に比べても本例は製造工程が簡単となる。
尚、上例においてはLECトランジスタ及び上部ゲート
を有するJFETに適用した場合について説明したが、その
他、二重拡散型のバイポーラトランジスタ、高濃度エミ
ッタ領域とベース領域間に低濃度エミッタ領域を有する
LECトランジスタ等にも適用でき、同様の効果を奏す
る。
を有するJFETに適用した場合について説明したが、その
他、二重拡散型のバイポーラトランジスタ、高濃度エミ
ッタ領域とベース領域間に低濃度エミッタ領域を有する
LECトランジスタ等にも適用でき、同様の効果を奏す
る。
本発明によれば、半導体基体に第１導電形の第１半導
体領域とこの第１半導体領域より浅く高不純物濃度の第
２導電形の第２半導体領域を有する半導体装置の製法に
おいて、まず、イオン注入により第２半導体領域を形成
して基体表面をアモルファス化し、次いでアモルファス
化された基体表面をチャネリング防止手段として用いて
イオン注入により第１半導体領域を形成するようにした
ことにより、チャネリングテールのない第１半導体領域
の不純物濃度分布が得られ、特性の安定した半導体装置
を製造することができる。
体領域とこの第１半導体領域より浅く高不純物濃度の第
２導電形の第２半導体領域を有する半導体装置の製法に
おいて、まず、イオン注入により第２半導体領域を形成
して基体表面をアモルファス化し、次いでアモルファス
化された基体表面をチャネリング防止手段として用いて
イオン注入により第１半導体領域を形成するようにした
ことにより、チャネリングテールのない第１半導体領域
の不純物濃度分布が得られ、特性の安定した半導体装置
を製造することができる。
また、第１半導体領域と第２半導体領域を形成するイ
オン注入順序を従来と逆にするだけでよいので、工程数
を増すことなく目的の半導体装置を容易に製造すること
ができる。
オン注入順序を従来と逆にするだけでよいので、工程数
を増すことなく目的の半導体装置を容易に製造すること
ができる。
さらに、第２のイオン注入を、第１のイオン注入時の
第１の開口より幅広の第２の開口を通して行うので、第
１半導体領域の第２半導体領域直下以外の部分の断面積
が大きくなり、結果として第１半導体領域を低抵抗化す
ることができる。
第１の開口より幅広の第２の開口を通して行うので、第
１半導体領域の第２半導体領域直下以外の部分の断面積
が大きくなり、結果として第１半導体領域を低抵抗化す
ることができる。
本発明をバイポーラトランジスタの製造に適用したと
きには、ベース領域を第２のイオン注入で形成すること
により、チャネリングテールのない不純物濃度分布をも
ってベース領域を薄く形成することができ、高い電流増
幅率、高周波動作可能なバイポーラトランジスタを製造
することができる。これと同時に、エミッタ領域直下以
外のベース領域の部分、いわゆる外部ベース領域部分で
は、チャネリングにより深くイオン注入されることで外
部ベース領域部分の断面積を大きくすることができ、低
抵抗化を図ることができる。
きには、ベース領域を第２のイオン注入で形成すること
により、チャネリングテールのない不純物濃度分布をも
ってベース領域を薄く形成することができ、高い電流増
幅率、高周波動作可能なバイポーラトランジスタを製造
することができる。これと同時に、エミッタ領域直下以
外のベース領域の部分、いわゆる外部ベース領域部分で
は、チャネリングにより深くイオン注入されることで外
部ベース領域部分の断面積を大きくすることができ、低
抵抗化を図ることができる。
第１図Ａ〜Ｄは本発明をLECトランジスタ及び上部ゲー
トを有するJFETの製造に適用した場合の工程図、第２図
は第１図のC1−C1線上、D1−D1線上の不純物濃度分布
図、第３図Ａは第１図のC1−C1線上のベース領域、D1−
D1線上のチャンネル領域の不純物濃度分布図、第３図Ｂ
は第１図のC2−C2線上のベース領域、D2−D2線上のチャ
ンネル領域の不純物濃度分布図、第４図Ａ〜Ｄは従来の
二重拡散型バイポーラトランジスタの製法を示す工程
図、第５図はLECトランジスタの断面図、第６図は上部
ゲートを有するJFETの断面図、第７図は従来の二重拡散
型バイポーラトランジスタの不純物濃度分布図、第８図
は従来のLECトランジスタ及び上部ゲートを有するJFET
の不純物濃度分布図である。 （31）はＰ形シリコン基体、（34）はＮ形エピタキシャ
ル成長層、（34A），（34B）は島領域、（36）はベース
取出し領域、（37′）はエミッタ領域形成部、（38′）
はベース領域形成部、（37）はエミッタ領域、（38）は
ベース領域、（47）はソース領域、（41）はドレイン領
域、（42′）は上部ゲート領域形成部、（42）は上部ゲ
ート領域、（43′）はチャンネル領域形成部、（43）は
チャンネル領域、（47）はAsイオン注入、（48）はＢイ
オン注入である。
トを有するJFETの製造に適用した場合の工程図、第２図
は第１図のC1−C1線上、D1−D1線上の不純物濃度分布
図、第３図Ａは第１図のC1−C1線上のベース領域、D1−
D1線上のチャンネル領域の不純物濃度分布図、第３図Ｂ
は第１図のC2−C2線上のベース領域、D2−D2線上のチャ
ンネル領域の不純物濃度分布図、第４図Ａ〜Ｄは従来の
二重拡散型バイポーラトランジスタの製法を示す工程
図、第５図はLECトランジスタの断面図、第６図は上部
ゲートを有するJFETの断面図、第７図は従来の二重拡散
型バイポーラトランジスタの不純物濃度分布図、第８図
は従来のLECトランジスタ及び上部ゲートを有するJFET
の不純物濃度分布図である。 （31）はＰ形シリコン基体、（34）はＮ形エピタキシャ
ル成長層、（34A），（34B）は島領域、（36）はベース
取出し領域、（37′）はエミッタ領域形成部、（38′）
はベース領域形成部、（37）はエミッタ領域、（38）は
ベース領域、（47）はソース領域、（41）はドレイン領
域、（42′）は上部ゲート領域形成部、（42）は上部ゲ
ート領域、（43′）はチャンネル領域形成部、（43）は
チャンネル領域、（47）はAsイオン注入、（48）はＢイ
オン注入である。
Claims (2)
- 【請求項１】半導体基体に第１導電形の第１半導体領域
と、該第１半導体領域より浅い高不純物濃度の第２導電
形の第２半導体領域を有する半導体装置の製法におい
て、 上記半導体基体に第１の開口を通して第１のイオン注入
で上記第２半導体領域を選択的に形成した後、 上記第１の開口より幅広の第２の開口を、上記第１のイ
オン注入によりアモルファス化された基体表面を含むよ
うに形成し、上記第２の開口を通して第２のイオン注入
で上記第１半導体領域を形成する ことを特徴とする半導体装置の製法。 - 【請求項２】半導体基体に第１導電形のベース領域と、
該ベース領域より浅い高不純物濃度の第２導電形のエミ
ッタ領域を有するバイポーラトランジスタの製法におい
て、 上記半導体基体に第１の開口を通して第１のイオン注入
で上記エミッタ領域を選択的に形成した後、 上記第１の開口より幅広の第２の開口を、上記第１のイ
オン注入によりアモルファス化された基体表面を含むよ
うに形成し、上記第２の開口を通して第２のイオン注入
で上記ベース領域を形成する ことを特徴とするバイポーラトランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01276533A JP3122103B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01276533A JP3122103B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03138928A JPH03138928A (ja) | 1991-06-13 |
| JP3122103B2 true JP3122103B2 (ja) | 2001-01-09 |
Family
ID=17570799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01276533A Expired - Lifetime JP3122103B2 (ja) | 1989-10-24 | 1989-10-24 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122103B2 (ja) |
-
1989
- 1989-10-24 JP JP01276533A patent/JP3122103B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03138928A (ja) | 1991-06-13 |
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