JPH03138928A

JPH03138928A - 半導体装置の製法

Info

Publication number: JPH03138928A
Application number: JP27653389A
Authority: JP
Inventors: Nobuyuki Yoshitake; 吉武　伸之
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-10-24
Filing date: 1989-10-24
Publication date: 1991-06-13
Anticipated expiration: 2016-01-09
Also published as: JP3122103B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばバイポーラトランジスタ、ＬＥ　Ｃ（
Ｌｏｗ　Ｅｍｉｔｔｅｒ　Ｃｏｎｃｅｎｔｒａｔｉｏｎ
）構造のトランジスタ（以下ＬＥＣ）ランジスタと略称
する）、或は高濃度の上部ゲートを有する接合型電界効
果トランジスタ（以下ＪＦＥＴと略称する）等の製造に
適した半導体装置の製法に関する。

〔発明の概要〕

本発明は、バイポーラトランジスタ、ＬＥＣ）ランジス
タ、高ａ度の上部ゲートを有するＪＰＥＴ等、いわゆる
半導体基体に第１導電形の第１半導□体領域と、この第
１半導体領域より浅い高不純物濃度の第２導電形の第２
半導体領域を有する半導体装置の製法において、先に第
１のイオン注入で第２半導体領域を形成した後、この第
１のイオン注入によりアモルファス化した基本表面を通
じて第２のイオン注入で第１半導体領域を形成すること
によって、チャネリングテールによる特性のばらつきを
なくし、安定した特性が得られるようにしたものである
。

〔従来の技術〕

通常、二重拡散型のバイポーラトランジスタは、イオン
注入によりベース領域、エミッタ領域を形成しており、
従来方式ではベース領域を形成した後、エミッタ領域を
形成するのが主流である。第４図に従来の二重拡散型の
ＮＰＮバイポーラトランジスタの製法を示す。まず、第
４図Ａに示すようにＮ゛半導体基体（１）上に同導電形
のエピタキシャル成長層（２）を形成し、エピタキシャ
ル成長層（２）の主面に例えばＳｉＯ□膜等の絶縁膜（
３）を形成した後、フォトレジストマスク（４）を介し
てＮ形エピタキシャル成長層（２）に例えばボロン（Ｂ
″’＞　　（５）をイオン注入する。次に第４図已に示
すように活性化アニール処理（ベース拡散処理）を行っ
てＰ形のベース領域（６）を形成する。次に、第４図Ｃ
に示すようにフォトレジストマスク（７）を介してしＰ
形ベース領域（６）内に浅く例えばヒ素（Ａｓ”）　（
８）を高濃度にイオン注入した後、第４図りに示すよう
に活性化アニール処理（エミッダ拡散処理）し、Ｎ形の
エミッタ領域（９）を形成して、二重拡散型バイポーラ
トランジスタ（１１）を形成していた。（１０）はＣＶ
Ｄによる絶縁膜である。このバイポーラトランジスタ（
１１）のａ、−ａ、線上の不純物濃度分布を第７図に示
す。

一方、第５図はＬＥＣ）ランジスタの一例を示す。この
ＬＥＣ）ランジスタは、例えばＮＰＮ）ランジスタの場
合、エピタキシャル成長層（２）によるＮ形コレクタ領
域（１２）、Ｐ形ベース領域（１３）、高濃度のＮ形エ
ミッタ領域（１４）及びＰ形ベース取出し領域（１５）
を有し、ベース領域（１３）の濃度ピークがエミッタ領
域（１４）より深い位置にあってベース領域（１３）の
低濃度部がエミッタ領域（１４）と接してｂ＋　　ｂ＋
線上の不純物濃度分布が第８図の不純物濃度分布を呈す
るように構成される。このＬＥＣトランジスタ（１６）
の製造においても、先にＰ形ベース領域（１３）をイオ
ン注入で形成した後、Ｎ形エミッタ領域（１４）をイオ
ン注入で形成している。

また、第６図は、上部ゲートを有するＪＦＥＴの一例を
示す。このＪＦＥＴは、例えばＰチャンネルＪＦＥＴの
場合、Ｎ形エピタキシャル成長層（２）にＰ形チャンネ
ル領域（１７）とＰ形ソース領域（１８）及びＰ形ドレ
イン領域（１９）と、高濃度のＮ形上部ゲート領域〈２
０）を形成して成り、チャンネル領域（１７）の濃度ピ
ークが上部ゲート領域（２０）より深い位置にあってチ
ャンネル領域（１７〉の低濃度部が上部ゲート領域（２
０）と接してｂ２ｂ２線上の不純物濃度分布が第８図と
同じ不純物濃度分布を呈するように構成される。このＰ
チャンネルＪＦＥＴ（２１）の製造にふいても、先にＰ
形チャンネル領域（１７）をイオン注入で形成した後、
Ｎ形上部ゲート領域（２０）をイオン注入で形成してい
る。

６〔発明が解決しようとする課題〕ところで、上述したバイポーラトランジスタ（１１）で
は、そのベース領域（１３）のイオン注入の際にチャネ
リング現象によりベース領域（６）の不純物濃度分布が
第７図示の如くテール（２３）を引き、このテール（２
３）の引き方はウェハ面の位置によって異なりテール（
２３）の差で合計のベース濃度Ｑ、が違ってくる。この
ため、チャネリングテール（２３）によりトランジスタ
特性（電流増幅率ｈＦ！等）にばらつきが生じ、ウェハ
内で特性が不安定となるものであった。特に近年、高速
化に伴い接合が浅いトランジスタが作成されてきている
が、この場合、チャネリングテール（２３）がトランジ
スタ特性を決めるベース濃度Ｑ１１　の大きな部分を占
め、トランジスタ特性に大きな影響を及ぼす様になって
きた。

また、上述の低雑音トランジスタとして使われるＬＥＣ
）ランジスタ（１６）は、ベース領域（１３）を深い所
に形成するため、高エネルギーイオン注入を用いるが、
打込みエネルギーを高くするほど第８図の濃度分布で示
すチャネリングテール（２４）が広がり易くなり上側と
同様にトランジスタ特性（電流増幅率ｈｐＩ）がばらつ
くものであった。

さらに、上述のＰチャンネルＪ　Ｆ　Ｅ　Ｔ（２１）に
おいても、ｂａ　　ｂＸ線上の不純物濃度分布はＬＥＣ
トランジスタ（１６）とほぼ同じ（第８図参照）であり
、チャンネル領域（１７）のチャネリングテール（２４
）の影響でドレイン・ソース間電流Ｉ　ｄｓｉ　、ピン
チオフ電圧Ｖｐ　％相互コンダクタンスＧＩＴ１等がば
らつき易いものであった。

本発明は、上述の点に鑑み、チャネリングテールによる
特性のばらつきをなくし、安定した特性が得られる半導
体装置の製法を提供するものである。

〔課題を解決するための手段〕

本発明は、半導体基体（３４）に第１導電形の第１半導
体領域（３８）　（又は（４３）　）とこの第１半導体
領域（３８）　（又は（４３）　）　　より浅い高不純
物濃度の第２導電形の第２半導体領域（３７）　（又は
（４２）　）を有する半導体装置の製法において、先に
、上記半導体基体（３４）に第１のイオン注入で第２半
導体領域（３７）　（又は（４２））を形成した後、第
１のイオン注入によりアモルファス化された基体表面（
３７’）（又は（４２’）を通して第２のイオン注入で
第１半導体領域（３８）　（又は（４３）　）を形成す
るようになす。

〔作用〕

上述の製法によれば、半導体基体（３４）に対して先に
第２半導体領域（３８）　（又は（４２））　　を形成
するための高不純物濃度の第１のイオン注入を行うこと
になり、半導体基体表面（３８’）　（又は（４２’）
）がアモルファス化される。次いで、このアモルファス
化された半導体基体表面（３８’）　（又は（４２’）
）をチャネリング防止手段として、この基体表面（３８
′）（又は（４２’））を通して第２のイオン注入即ち
高エネルギーイオン注入によって第２半導体領域（３７
）　（又は（４２）　’）より深い位置に第１半導体領
域（３８）　（又は＜４３）　）を形成するので、第２
のイオン注入時のチャネリング現象が抑制され、第１半
導体領域　（３８）　（又は（４３）　）においてチャ
ネリングテールのない不純物濃度分布が得られるっ従っ
てチャネリングテールによる特性のばらつきがなくなり
、半導体装置の特性の安定化が図られる。

また、チャネリング防止手段として第２半導体領域を形
成するための高濃度のイオン注入によって形成されたア
モルファス化された基体表面を利用するので製造工程数
を増加することなく、従来通りの工程数でチャネリング
テールを無くすことができる。

〔実施例〕

通常、バイポーラトランジスタ、ＬＥＣ）ランジスタの
エミッタ領域、或はＪＦＥＴの上部ゲート領域は、高ド
ーズ量（５ｘｌＯｌｓｃｍ−２〜１　ｘｌＯ”ｃｔｒｈ
−”、程度）のイオン注入により形成される。高ドーズ
量をもってイオン注入された半導体表面即ちシリコン表
面はアモルファス化される。このアモルファス化された
シリコン表面を通じてイオン注入したときにはチャネリ
ング現象が起こりにくい。

特にイオン注入の不純物としてヒ素（Ａｓ）の場合は顕
著である。本発明は、従来のエミッタ領域（或は上部ゲ
ート領域）及びベース領域（或はチャンネル領域）の形
成順序を逆にして、エミッタ領域（或は上部ゲート領域
）を形成するための高ドーズ量のイオン注入を先に行っ
てシリコン基体表面をアモルファス化し、次に行うベー
ス領域（或はチャンネル領域）形成のためのイオン注入
時のチャネリング現象を抑制し、トランジスタ特性の安
定化を達成するものである。

以下、第１図を参照して本発明による半導体装置の製法
の一例を、ＬＥＣ）ランジスタ（本例ではＮＰＮ　トラ
ンジスタ）及びＰチャンネルＪＦＥＴに適用した場合に
ついて説明する。

第１図Ａに示すように、Ｐ形のシリコン半導体基体（３
１）の主面にＮ形の埋込み層（３２）、　（３３）　　
を介してＮ形のエピタキシャル成長層（３４）を形成し
た後、Ｐ゛素子分離層（３５）によってエピタキシャル
成長層（３４）を複数の島領域（３４Ａ＞、　（３４Ｂ
＞　　に分離する。次いでＬＥＣ）ランジスタを形成す
べき島領域（３４＾）にＰ形のベース取出し領域（３６
）”を、ＰチャンネルＪＰＥＴを形成すべき島領域（３
４Ｂ）　　にＰ形のソース領域（４０）及びドレイン領
域（４１）を形成する。り４４）は５ｉ０２等の絶縁膜
である。

次に、第１図已に示すようにフォトレジストマスク（４
５）を介して島領域（３４Ａ）　　のエミッタ領域形成
部（３７’）及び島領域（３４Ｂ）　　の上部ゲート領
域形成部（４２’）に夫々Ｎ形不純物例えばヒ素（Ａｓ
”）　（４７）を高ドーズ量でイオン注入する。この高
ドーズ量のイオン注入で基体表面即ちエミッタ領域形成
部（３７’）及び上部ゲート領域形成部（４２’）はア
モルファス化される。

次に、第１図Ｃに示すように、フォトレジストマスク（
４５）を剥離し、新たなフォトレジストマスク（４６）
を形成し、島領域（３４Ａ＞　　のベース領域形成部（
３８’）及び島領域（３４Ｂ）　　のチャンネル領域形
成部（４３’）に夫々Ｐ形不純物例えばボロン（Ｂ＋）
（４８）を高エネルギーでイオン注入する。このイオン
注入に右いて、エミγり領域形成ａＢ　（３７’）直下
の活性領域部でのベースイオン注入分布及び上部ゲート
領域形成部（４２’）直下の活性領域部でのチャンネル
イオン注入分布は第３図Ａの不純物濃度分布く第１図の
ｃ、−Ｃ＋線上、Ｄ＋　　Ｄ＋線上の分布）で示すよう
にアモルファス化された表面層即ちエミッタ領域形成部
（３７’）及び上部ゲート領域形成部（４２’）の影響
でチャネリング現象が抑制され、チャネリングテールが
生じない。但し、エミッタ領域形成部（３７’）直、下
辺外のベース領域形成部でのベースイオン注入分布（第
１図Ｃｚ　　Ｃ＊線上の分布）及び上部ゲート領域形成
部（４２’）直下以外のチャンネル領域形成部でのチャ
ンネルイオン注入分布（第１図Ｄ２　０２線上の分布）
は第３［！ｆＢに示すようにチャネリングテール（５０
）が生ずる。

然る後、同時に活性化アニール処理（拡散処理）を施し
て島領域（３４＾）　にＮ形のエミッタ領域（３７）及
びエミッタ領域より深い位置に濃度ピークをもつＰ形の
ベース領域（３８）を形成し、島領域（３４Ｂ）にＮ形
の上部ゲート領域（４２）及びＰ形のチャンネル領域（
４３）を形成する。斯くすることにより、島領域（３４
Ａ）　　にコレクタ領域（３９）、ベース領域（３８）
及びエミッタ領域（３７）からなり、第２図に示すチャ
ネリングテールがない不純物濃度分布をもつＬＥＣ構造
のＮＰＮ　）ランジスタ（５１）が形成され、島領域（
３４Ｂ）　　にチャンネル領域（４３）、ソース領域（
４０）、ドレイン領域（４１）及び上部ゲート領域（４
２）からなり、同様の第２図に示すチャネリングテール
がない不純物濃度分布をもつＰチャンネルＪＦＥＴ（５
２）が形成される。

上述の製法によれば、ＬＥＣ）ランジスタ（５１）にお
いては、先にエミッタ領域形成部（３７’）に高ドース
量のＡｓイオン注入を行い、ここをアモルファス化した
後、このアモルファス化されたシリコン表面即ちエミッ
タ領域形成部（３７’）を通してベース領域形成部（３
８’）に高エネルギーでＢイオン注入を行うので、ベー
ス領域（３８）の不純物濃度分布にはチャネリングテー
ルが生じない。従ってウェハ内においてチャネリングテ
ールによるトランジスタ特性のばらつきがなくなり、ト
ランジスタ特性が安定化する。

同様にＰチャンネルＪ　Ｐ　Ｅ　Ｔ（５２）にふいても
、先に上部ゲート領域形成部（４２’）に高ドーズ量の
Ａｓイオン注入を行いここをアモルファス化して後、こ
のアモルファス化したシリコン表面即ち上部ゲート領域
形成部（４２’）を通してチャンネル領域形成部（４３
’）に高エネルギーでＢイオン注入を行うので、チャン
ネル領域（４３）の不純物濃度分布にはチャネリングテ
ールが生ぜず、ドレイン−ソース間電流Ｉ　ｇｓｍ　ｓ
ピンチオフ電圧Ｖｐ等のばらつきがなくなる。表１．２
に本発明に係るＰチャンネルＪ　Ｆ　Ｅ　Ｔと、ＬＥＣ
）ランジスタのウェハ内特性分布を従来製法との比較で
示す。

表　　１表　　２二の表１．２から明らかなように、本発明製法では従来
製法に比較してウェハ内での特性分布が改善される。

また、本実施例にふいては、チャネリング現象の防止と
して、先にエミッタ領域（３７）　（上部ゲート領域（
４２）　’）のイオン注入でシリコン表面をアモルファ
ス化し、このアモルファス化領域を利用して、ベース領
域（３８）　（チャンネル領域（４３）　）のイオン注
入を行うようにしているので、製造工程数は何ら増加す
ることはない。因みに、ベース領域（又はチャンネル領
域）をイオン注入で形成する際に、先にシリコンをイオ
ン注入してシリコン表面をアモルファス化し、次にこの
アモルファス化された層を通してベース領域（チャンネ
ル領域）の不純物イオン注入を行う方法も考えられるが
、この場合にはアモルファス化するための工程数が増す
。従って、この方法に比べても本例は製造工程が簡単と
なる。

尚、上側においてはＬＥＣ）ランジスタ及び上部ゲート
を有するＪＦＥＴに適用した場合について説明したが、
その他、二重拡散型のバイポーラトランジスタ、高濃度
エミッタ領域とベース領域間に低濃度エミッタ領域を有
するＬＥＣ）ランジスタ等にも適用でき、同様の効果を
奏する。

〔発明の効果〕

本発明によれば、半導体基体に第１導電形の第１半導体
領域とこの第１半導体領域より浅く高不純物濃度の第２
導電形の第２半導体領域を有する半導体装置の製法にお
いて、まず、イオン注入により第２半導体領域を形成し
て基体表面をアモルファス化し、次いでアモルファス化
された基体表面をチャネリング防止手段として用いてイ
オン注入により第１半導体領域を形成するようにしたこ
とにより、チャネリングテールのない第１半導体領域の
不純物濃度分布が得られ、特性の安定した半導体装置を
製造することができる。

また、第１半導体領域と第２半導体領域を形成するイオ
ン注入順序を従来と逆にするだけでよいので、工程数を
増すことなく目的の半導体装置を容易に製造することが
できる。

【図面の簡単な説明】

第１図Ａ−Ｄは本発明をＬＥＣ）ランジスタ及び上部ゲ
ートを有するＪ　ＦＥＴの製造に適用した場合の工程図
、第２図は第１図のＣ，−Ｃ，線上、Ｄ、　−Ｄ、線上
の不純物濃度分布図、第３図Ａは第１図のＣ，−Ｃ，線
上のベース領域、Ｄ、−Ｄ、線上のチャンネル領域の不
純物濃度分布図、第３図Ｂは第１図のＣ２Ｃｚ破線上ベ
ース領域、Ｄｉ　　Ｄｓ線上のチャンネル領域の不純物
濃度分布図、第４図Ａ−Ｄは従来の二重拡散型バイポー
ラトランジスタの製法を示す工程図、第５図はＬＥＣ）
ランジスタの断面図、第６１！Ｉは上部ゲートを有する
ＪＦＥＴの断面図、第７図は従来の二重拡散型バイポー
ラトランジスタの不純物濃度分布図、第８図は従来のＬ
ＥＣ）ランジスタ及び上部ゲートを有するＪＦＥＴの不
純物濃度分布図である。（３１）はＰ形シリコン基体、（３４）はＮ形エピタキ
シャル成長層、（３４Ａ＞、　（３４Ｂ＞　　は島領域
、（３６）はベース取出し領域、（３７’）はエミッタ
領域形成部、（３８’）はベース領域形成部、（３７）
はエミッタ領域、（３８）はベース領域、（４０）はソ
ース領域、（４１）はドレイン領域、（４２’）は上部
ゲート領域形成部、（４２）は上部ゲート領域、（４３
’）はチャンネル領域形成部、（４３）はチャンネル領
域、（４７）はＡｓイオン注入、（４８）はＢイオン注
入である。潔　さ本実方包伊１のＬＥＣトランジスタ及び”ＪＦＥＴの第
３　図不＃１−勿潰度分８図第４図ＩＳ　ＬＥＣｌ−ランシ゛スタ１ＪＦＥＴ

Claims

【特許請求の範囲】　半導体基体に第１導電形の第１半導体領域と、該第１
半導体領域より浅い高不純物濃度の第２導電形の第２半
導体領域を有する半導体装置の製法において、上記半導体基体に第１のイオン注入で上記第２半導体領
域を形成した後、上記第１のイオン注入によりアモルフ
ァス化された基体表面を通して第２のイオン注入で上記
第１半導体領域を形成することを特徴とする半導体装置
の製法。