KR100302187B1 - 반도체장치제조방법 - Google Patents

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Abstract

소스/드레인 영역 아래에 형성되는 포켓 주입 영역을 원하는 깊이까지 안정되게 형성할 수 있도록 한 반도체 장치 제조 방법이 개시된다.
이를 구현하기 위하여 본 발명에서는, 반도체 기판 표면에 절연막 및 도전층을 순차적으로 증착한 후에 사진 및 식각 공정으로 상기 도전층을 선택식각하여 게이트 전극을 형성하는 단계; 산화 공정을 실시하여 상기 게이트 전극의 표면 노출부에 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막에 의해 둘러싸여진 상기 게이트 전극을 마스크로해서 제 1 도전형 불순물을 저농도로 주입하여 상기 기판의 표면 근방에 얕은 접합 깊이를 가지는 제 1 불순물 주입 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 상기 버퍼 산화막을 개제하여 제 1 절연 스페이서를 형성하는 단계; 상기 게이트 전극과 상기 제 1 절연 스페이서를 마스크로해서 제2 도 전형 불순물을 중간 농도로 주입하여 상기 기판의 표면 근방에 깊은 접합 깊이를 가지는 제 2 불순물 주입 영역을 형성하는 단계; 및 상기 제1 스페이서의 경사진측벽에 제2 절연 스페이서를 형성하는 단계; 및 상기 게이트 전극과 상기 제 1 및 제 2 스페이서를 마스크로해서 제 1 도전형 불순물을 고농도로 주입하여 상기 제 2 불순물 주입영역 내에 중간 접합 깊이를 가지는 제 3 불순물 주입영역을 형성하는 단계로 이루어진 반도체 장치 제조방법이 제공된다.

Description

반도체 장치 제조방법
본 발명은 반도체 장치에 관한 것으로서, 특히 0.5㎛ 이하의 채널 길이를 가지는 반도체 장치의 신뢰성을 높일 수 있는 더블 스페이스를 구비한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치는 고집적화 및 고속화가 달성하기 위해서 스케일링 룰에 따른 소자의 미세화가 필연적으로 이루어져야만 한다. 그러나, 반도체 소자가 미세화될수록 단채널 길이에 의해서 문턱 전압은 감소하게 되는 반면에 반도체 장치는 안정된 문턱전압을 획득할 수 있도록 소스/드레인에서 채널에 미치는 공핍층의 영향을 감소시켜야만 한다. 이에 따라 반도체 장치는 기판의 농도를 높이기 위해서 포켓 주입 영역을 형성하거나 급속 열처리 공정을 사용하여 얕은 접합층을 형성하고 있다.
도 1 내지 도 3은 종래의 반도체 장치 제조 방법을 도시한 공정순서도로서, 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다.
도 1에 도시된 바와 같이, 통상의 LOCOS 공정을 실시하여 p형 실리콘 기판(10) 내에 소자 분리 영역(12)을 형성한다. 이어 상기 실리콘 기판(10)의 활성 영역에 게이트 산화막(14)을 형성하고, 그 위에 도전층을 형성한 다음, 사진 및 식각 공정으로 상기 도전층을 선택식각하여 게이트 전극(16)을 형성한다. 산화 공정을 실시하여 상기 게이트 전극(16)의 표면 노출부에 버퍼 산화막(18)을 형성하고, 상기 결과물 상으로 n형 불순물로서 As를 저농도로 이온 주입한다. 이로 인해, 실리콘 기판(10)의 표면 근방에는 상기 게이트 전극(16)의 에지측에 셀프얼라인되는 LDD(Lightly Doped Drain) 영역(20)이 형성된다.
도 2에 도시된 바와 같이, 상기 결과물 전면에 산화막 재질의 절연막을 형성하고, 이를 에치백(etch back)하여 상기 게이트 전극(16) 양 측벽에 절연 재질의 스페이서(22)를 형성한다.
도 3에 도시한 바와 같이, 상기 게이트 전극(16)과 스페이서(22)를 마스크로 해서 상기 결과물 상으로 p 형 불순물로서 B를 중간농도로 이온 주입하고, 이와 동시에 n형 불순물인 As를 고농도로 이온주입한다. 이로 인해, 실리콘 기판(10) 표면 근방에는 상기 스페이서(22)의 에지에 셀프얼라인되면서 B가 주입된 포켓 주입 영역(24)과 As가 주입된 소스/드레인 영역(26)이 각각 형성된다. 이어, 급속 열처리 공정을 실시하여 상기 포켓 주입 영역(24)이 소스/드레인 영역(26)을 둘러싸도록 한다.
그러나, 일반적으로 반도체 장치는 얕은 접합을 형성하기 위해서 급속 열처리 공정을 실시하는데 이 공정은 높은 온도에서 단시간 실시되기 때문에 상기 포켓 주입 영역(24)의 도펀트들이 원하는 깊이 즉, 소스/드레인 영역(26) 아래까지 확산하는데 어려움이 있었다.
이에 본 발명의 목적은, 0.5㎛ 이하의 채널 길이를 가지는 반도체 장치 제조시 게이트 전극 측벽의 스페이서를 더블(double) 구조로 가져가 주어, 급속열처리방식에 의해 확산 공정을 실시하더라고 소스/드레인 영역 아래에 포켓 주입 영역을 원하는 접합 깊이로 안정되게 형성할 수 있도록 한 반도체 장치 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래의 반도체 장치 제조방법을 도시한 공정순서도,
도 4 내지 도 8은 본 발명에 의한 반도체 장치 제조방법을 도시한 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 표면에 절연막 및 도전층을 순차적으로 증착한 후에 사진 및 식각 공정으로 상기 도전층을 선택식각하여 게이트 전극을 형성하는 단계; 산화 공정을 실시하여 상기 게이트 전극의 표면 노출부에 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막에 의해 둘러싸여진 상기 게이트 전극을 마스크로해서 제 1 도전형 불순물을 저농도로 주입하여 상기 기판의 표면 근방에 얕은 접합 깊이를 가지는 제 1 불순물 주입 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 상기 버퍼 산화막을 개제하여 제 1 절연 스페이서를 형성하는 단계; 상기 게이트 전극과 상기 제 1 절연 스페이서를 마스크로해서 제 2 도전형 불순물을 중간 농도로 주입하여 상기 기판의 표면 근방에 깊은 접합깊이를 가지는 제 2 불순물 주입 영역을 형성하는 단계; 상기 제 1 스페이서의 경사진 측벽에 제 2 절연 스페이서를 형성하는 단계; 및 상기 게이트 전극과 상기 제 1 및 제 2 절연 스페이서를 마스크로해서 제 1 도전형 불순물을 고농도로 주입하여 상기 제 2 불순물 주입영역 내에 중간 접합 깊이를 가지는 제 3 불순물 주입영역을 형성하는 단계로 이루어진 반도체 장치 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 4 내지 도 8은 본 발명에서 제안된 반도체 장치의 제조방법을 보인 공정 순서도로서, 이를 참조하여 그 제조방법을 구체적으로 살펴보면 다음과 같다. 여기서는 일 예로서, 엔모스 트랜지스터 제조방법에 대하여 살펴본다.
도 4에 도시된 바와 같이, 통상의 LOCOS 공정을 이용하여 p형 실리콘 기판(100)내에 소자 분리 영역(102)을 형성한다. 이어, 상기 실리콘 기판(100)의 활성 영역에 게이트 산화막(104)을 형성하고, 그 위에 도전층을 형성한 다음, 사진 및 식각 공정으로 상기 도전층을 선택식각하여 게이트 전극(106)을 형성한다. 산화 공정을 실시하여 상기 게이트 전극(106)의 표면 노출부에 30∼100Å 두께의 버퍼 산화막(108)을 형성하고, 상기 결과물 상으로 n형 불순물인 As를 에너지가 10∼30KeV 정도이고 도즈량이 1E12∼1E14인 조건으로 이온주입한다. 이로 인해, 상기 기판(100)의 표면 근방에는 상기 게이트 전극(106)의 에지측에 셀프얼라인되는 LDD 영역(110)이 형성된다.
도 5에 도시된 바와 같이, 상기 결과물 전면에 산화막 재질의 절연막을 형성하고, 이를 에치백하여 게이트 전극(106)의 양 측벽에 제 1 절연 스페이서(112)를 형성한다. 이때, 상기 제 1 절연 스페이서(112)는 후속 이온 주입시 포켓 주입 영역을 형성하기 위한 마스크로 사용된다.
도 6에 도시된 바와 같이, 상기 게이트 전극(106)고 제 1 절연 스페이서(112)를 마스크로해서 p형 불순물인 B를 에너지가 30∼50 KeV이고 도즈량이 1E12∼1E14 조건으로 이온주입한다. 이로 인해, 상기 기판(100) 표면 근방에는 제 1 스페이서(112)의 에지측에 셀프얼라인되는 중간농도의 포켓 주입 영역(114)이 형성된다.
도 7에 도시된 바와 같이, 상기 결과물 전면에 산화막 재질의 절연막을 형성하고, 이를 에치백하여 제 1 절연 스페이서(112) 측벽에 제 2 절연 스페이서(116)를 형성한다. 이때, 상기 제 2 절연 스페이서(116)는 후속 이온 주입시 소스/드레인 영역을 형성하기 위한 마스크로 사용된다.
도 8에 도시된 바와 같이, 상기 게이트 전극(106)과 제 1 및 제 2 절연 스페이서(112),(116)를 마스크로해서 n형 불순물인 As를 에너지가 50∼80 KeV이고 도즈량이 1E15∼5E15인 조건으로 이온주입한다. 이로 인해, 상기 기판(100) 표면 근방에는 제 2 절연 스페이서(116)의 에지측에 셀프얼라인되는 고농도의 소스/드레인 영역(118)이 형성된다. 이때, 상기 고농도의 소스/드레인 영역(118)은 상기 포켓 주입 영역(114)보다 얕은 접합 깊이로, 상기 포켓 주입 영역(114) 내에 놓여지도록 형성된다. 이어, 급속 열처리 공정을 실시하여 상기 포켓 주입 영역(24)이 소스/드레인 영역(26)을 충분히 둘러싸도록 한다.
그 결과, 도 8에 도시된 바와 같이 p형 실리콘 기판(100)의 활성 영역에는 게이트 산화막(104)이 형성되고, 상기 게이트 산화막(104) 상의 소정 부분에는 게이트 전극(106)이 형성되며, 상기 게이트 전극(106)의 표면 노출부를 따라서는 버퍼 산화막(108)이 형성되고, 상기 게이트 전극(106)의 양 측벽에는 상기 버퍼 산화막(108)을 개제하여 제 1 절연 스페이서(112)가 형성되고, 상기 제 1 절연 스페이서(112)의 측벽에는 제 2 절연 스페이서(116)가 형성되며, 상기 게이트 전극(106) 양 에지측의 기판(100) 내에는 n형 불순물이 저농도로 주입된 제 1 불순물 주입영역으로서, LDD 영역(110)이 형성되고, 상기 제 1 절연 스페이서(112) 에지측의 기판(100) 내에는 p형 불순물이 중간농도로 주입된 제 2 불순물 주입영역으로서, 포켓 주입 영역(114)이 형성되며, 상기 제 2 절연 스페이서(116) 에지측의 기판(100)내에는 n형 불순물이 고농도로 주입된 제 3 불순물 주입영역으로서, 소스/드레인 영역(118)이 형성되는 구조의 반도체 장치가 완성된다.
이와 같은 공정을 진행할 경우, 상기 제 1 절연 스페이서(112)를 마스크로 사용한 이온주입 공정에 의해 포켓 주입 영역(114)이 기 형성된 상태하에서 제 2 절연 스페이서(116)를 마스크로 사용한 이온주입 공정에 의해 소스/드레인 영역이 형성될 뿐 아니라 상기 소스/드레인 영역(118)이 포켓 주입 영역(114) 내에 놓이도록 불순물 주입이 이루어지므로, 급속 열처리 공정을 실시하기 전에 이미 포켓 주입 영역(114)의 도펀트들이 원하는 깊이 즉, 소스/드레인 영역(118) 아래까지 치고 들어와 주입된 형상을 가지게 된다.
따라서, 얕은 접합을 형성하기 위해 실시되는 급속 열처리 공정 진행시 짧은 확산 시간에도 불구하고 포켓 주입 영역(114)의 도펀트들이 상기 소스/드레인 영역(118)을 충분하게 둘러싸는 안정된 형태로 확산되게 된다.
상기 안정된 영역 크기를 가지는 포켓 주입 영역(114)에 의해 본 발명은 소스/드레인 영역에서 채널에 미치는 공핍층의 영향을 최대한 감소시키며 동시에 게이트 문턱 전압이 증가되는 리버스 쇼트 채널의 문제점을 해결할 수 있게 되는 것이다.
본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 더블 스페이서를 이용하여 소스/드레인 영역 아래에 형성되는 포켓 주입 영역을 원하는 깊이로 안정되게 형성할 수 있게 되므로, 0.5∼0.3㎛의 채널 길이를 가지는 반도체 장치의 신뢰성을 향상시킬 수 있게 된다.

Claims (3)

  1. 반도체 기판 표면에 절연막 및 도전층을 순차적으로 증착한 후에 사진 및 식각 공정으로 상기 도전층을 선택식각하여 게이트 전극을 형성하는 단계;
    산화 공정을 실시하여 상기 게이트 전극의 표면 노출부에 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막에 의해 둘러싸여진 상기 게이트 전극을 마스크로해서 제 1 도전형 불순물을 저농도로 주입하여 상기 기판의 표면 근방에 얕은 접합 깊이를 가지는 제 1 불순물 주입영역을 형성하는 단계;
    상기 게이트 전극의 측벽에 상기 버퍼 산화막을 개제하여 제 1 절연 스페이서를 형성하는 단계;
    상기 게이트 전극과 상기 제 1 절연 스페이서를 마스크로해서 제 2 도전형 불순물을 중간농도로 주입하여 상기 기판의 표면 근방에 깊은 접합 깊이를 가지는 제 2 불순물 주입영역을 형성하는 단계;
    상기 제 1 절연 스페이서의 경사진 측벽에 제 2 절연 스페이서를 형성하는 단계; 및
    상기 게이트 전극과 상기 제 1 및 제 2 절연 스페이서를 마스크로해서 제 1 도전형 불순물을 고농도로 주입하여 상기 제 2 불순물 주입영역 내에 중간 접합 깊이를 가지는 제 3 불순물 주입영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 3 불순물 주입영역을 형성 후 급속 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 절연 스페이서는 절연막 증착후 이를 에치백하는 단계를 거쳐 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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