KR100433935B1 - 모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 접합영역의 면저항 및 콘택저항을 감소시키면서 동시에 펀치쓰루 특성을 개선할 수 있는 MOS 트랜지스터의 제조방법을 제공한다.
본 발명은 게이트 절연막, 게이트 및 절연막의 캡핑층이 형성되고, N형 웰이 형성된 반도체 기판을 준비하는 단계; 제 1 이온주입공정으로 상기 게이트 양측의 기판으로 N형 불순물 이온을 주입하여 포켓을 형성하는 단계; 상기 게이트 및 캡핑층의 측벽에 절연막의 제 1 스페이서를 형성하는 단계; 제 2 이온주입공정으로 상기 제 1 스페이서 양측의 기판으로 고농도의 P형의 BF2이온을 주입하여 상기 포켓 보다 얕은 깊이의 제 1 소오스/드레인을 형성하는 단계; 상기 제 1 스페이서 측벽에 절연막의 제 2 스페이서를 형성하는 단계; 및 제 3 이온주입공정으로 상기 제 2 스페이서 양측의 기판으로 고농도의 P형 B이온을 주입하여 상기 포켓보다 깊은 깊이의 제 2 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법에 의해 달성될 수 있다.
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 면저항 및 콘택저항을 감소시킴과 동시에 펀치쓰루 특성을 개선할 수 있는 모스(Metal Oxide Silicon; MOS) 트랜지스터의 제조방법에 관한 것이다.
반도체 소자가 고집적화되면서 트랜지스터의 채널길이가 감소함에 따라, 단채널효과(short channel effcet)에 의한 펀치쓰루(punchthrough) 현상에 의해 소자의 특성열화가 야기되므로, 얕은 깊이의 소오스/드레인 접합을 갖는 MOS 트랜지스터 개발이 요구되고 있다.
이러한 MOS 트랜지스터 중 종래의 P 채널 MOS 트랜지스터(PMOS)의 제조방법을 도 1a 내지 도 1d를 참조하여 설명한다.
도 1a에 도시된 바와 같이, N웰이 형성된 반도체 기판(10) 상에 게이트 절연막(11), 게이트(12), 및 절연막의 캡핑층(13)을 형성하고, 도 1b에 도시된 바와 같이, 게이트(12) 양측의 기판(10)으로 N형 불순물이온을 주입하여, 포켓(pocket; 14)을 형성한다.
도 1c에 도시된 바와 같이, 기판 전면 상에 절연막을 증착하고 에치백(etch back) 공정으로 캡핑층(13)의 표면이 노출되도록 전면식각하여 게이트(12) 및 캡핑층(13) 측벽에 절연막의 스페이서(15)를 형성한다. 그 다음, 도 1d에 도시된 바와 같이, 스페이서(15) 양측의 기판(10)으로 고농도의 P형 불순물이온, 예컨대 BF2 이온이나 B 이온을 주입하여, 소오스/드레인(16)을 형성한 후, 불순물 이온들을 활성화시키기 위하여 급속열처리(Rapid Thermal Annealing; RTA)를 수행한다.
그러나, 소자의 접합 깊이가 점점 더 얕아짐에 따라 소오스/드레인의 면저항(Rs) 및 콘택저항(Rc)이 증가하고, 이에 따라 트랜지스터의 전류구동력이 감소하여 속도가 저하되는 문제가 발생하는데, 이러한 문제는 NMOS 트랜지스터에 비해 상대적으로 전류가 적은 PMOS 트랜지스터에서 더 크게 나타나게 된다. 또한, 상기 PMOS 트랜지스터의 소오스/드레인(16)을 형성하기 위하여 사용되는 BF2 이온은 소오스/드레인(16)의 Rs 및 Rc를 더욱더 증가시키고 B 이온은 BF2에 비해 상대적으로 낮은 중량(약 BF2의 1/4)으로 인하여 고에너지 이온주입이 불가능하여, 얕은 깊이의 소오스/드레인(16)을 형성하기가 어려우므로, 결국 펀치쓰루 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 접합영역의 면저항 및 콘택저항을 감소시키면서 동시에 펀치쓰루 특성을 개선할 수 있는 MOS 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 PMOS 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 PMOS 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 3은 본 발명과 종래기술의 면저항을 비교한 그래프.
도 4는 본 발명과 종래기술의 콘택저항을 비교한 그래프.
도 5는 본 발명과 종래기술의 게이트 길이에 따른 드레인 전류특성을 비교한 그래프.
도 6은 본 발명과 종래기술의 문턱전압에 따른 드레인 전류특성을 비교한 그래프.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 게이트 절연막
22 : 게이트 23 : 캡핑층
24 : 포켓 25 : 제 1 스페이서
26 : 제 1 소오스/드레인 27 : 제 2 스페이서
28 : 제 2 소오스/드레인
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 게이트 절연막, 게이트 및 절연막의 캡핑층이 형성되고, N형 웰이 형성된 반도체 기판을 준비하는 단계; 제 1 이온주입공정으로 상기 게이트 양측의 기판으로 N형 불순물 이온을 주입하여 포켓을 형성하는 단계; 상기 게이트 및 캡핑층의 측벽에 절연막의 제 1 스페이서를 형성하는 단계; 제 2 이온주입공정으로 상기 제 1 스페이서 양측의 기판으로 고농도의 P형의 BF2이온을 주입하여 상기 포켓 보다 얕은 깊이의 제 1 소오스/드레인을 형성하는 단계; 상기 제 1 스페이서 측벽에 절연막의 제 2 스페이서를 형성하는 단계; 및 제 3 이온주입공정으로 상기 제 2 스페이서 양측의 기판으로 고농도의 P형 B이온을 주입하여 상기 포켓보다 깊은 깊이의 제 2 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법에 의해 달성될 수 있다.
바람직하게, 제 3 이온주입공정은 상기 제 2 이온주입공정 보다 낮은 에너지, 바람직하게 제 2 이온주입공정은 약 10KeV 내외의 에너지로 수행하고, 제 3 이온주입공정은 약 4KeV 내외의 에너지로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 PMOS 트랜지스터의 제조방법을설명하기 위한 단면도이다.
도 2a를 참조하면, N웰이 형성된 반도체 기판(20) 상에 게이트 절연막(21), 게이트(22), 절연막의 캡핑층(23)을 형성하고, 도 2b에 도시된 바와 같이, 제 1 이온주입공정으로 게이트(22) 양측의 기판(20)으로 N형 불순물이온을 주입하여 포켓(24)을 형성한다.
도 2c에 도시된 바와 같이, 기판 전면 상에 제 1 절연막을 증착하고 에치백 공정으로 캡핑층(23)의 표면이 노출되도록 전면식각하여 게이트(22) 및 캡핑층(23) 측벽에 제 1 스페이서(25)를 형성한다. 그 다음, 도 2d에 도시된 바와 같이, 제 2 이온주입공정으로 제 1 스페이서(25) 양측의 기판(20)으로 고농도의 제 1 P형 불순물이온, 바람직하게 BF2 이온을 주입하여, 포켓(24) 보다 얕은 깊이의 제 1 소오스/드레인(26)을 형성한다. 바람직하게, 제 2 이온주입공정은 약 10KeV 내외의 에너지로 수행한다.
도 2e에 도시된 바와 같이, 기판 전면 상에 제 2 절연막을 증착하고 에치백 공정으로 캡핑층(23)의 표면이 노출되도록 전면식각하여 제 1 스페이서(25) 측벽에 제 2 스페이서(27)를 형성한다. 그 다음, 도 2f에 도시된 바와 같이, 제 3 이온주입공정으로 제 2 스페이서(27) 양측의 기판(20)으로 고농도의 제 2 P형 불순물이온, 바람직하게 B 이온을 주입하여, 포켓(24) 보다 깊은 깊이의 제 2 소오스/드레인(28)을 형성한다. 바람직하게, 제 3 이온주입공정은 제 2 이온주입공정시의 에너지보다 낮은 약 4KeV 내외의 에너지로 수행한다. 불순물 이온들을 활성화시키기 위하여 RTA 공정을 수행한다.
본 실시예에서는 소오스/드레인을 이중 구조로 형성하여, 접합깊이가 깊은 경우 및 얕은 경우의 우수한 특성을 모두 갖도록 한다. 즉, 소오스/드레인의 접합깊이가 깊은 경우에는, 전류특성 및 저항(Rs, Rc)특성은 우수한 반면, 단채널 마진이 열악하고 트랜지스터의 튜닝(tuning) 용이성이 불리하고, 접합깊이가 얕은 경우에는 단채널마진은 우수하나 전류 및 저항특성이 열악하고 튜닝용이성이 불리하지만, 이러한 얕은 깊이와 깊은 깊이를 조합한 이중구조의 소오스/드레인의 경우에는 우수한 전류, 저항 특성, 및 단채널 마진을 얻을 수 있을 뿐만 아니라, 유리한 튜닝용이성을 얻을 수 있다.
도 3 내지 도 6은 BF2 이온을 2.0 ×1015/㎤ 농도로 15KeV의 에너지로 주입하여 단일형의 소오스/드레인을 형성한 종래기술의 경우와, BF2 이온을 1.0 ×1015/㎤ 농도로 15KeV의 에너지로 주입한 다음, 다시 B 이온을 1.0 ×1015/㎤ 농도로 3.3KeV의 에너지로 주입하여 이중구조의 소오스/드레인을 형성한 본 발명의 경우에 대하여, 저항 및 전류 특성을 각각 비교하여 나타낸 그래프이다.
도 3 및 도 4는 면저항 및 콘택저항을 비교한 그래프로서, 본 발명의 경우 종래기술보다 면저항 및 콘택저항이 감소되는 것을 알 수 있다. 도 5 및 도 6은 단채널효과에 따른 드레인 전류(Idsat) 특성을 비교한 그래프로서, 특정 게이트 길이 및 특정 문턱전압(Vt)에서 본 발명의 경우가 종래기술보다 드레인 전류 특성이 우수하다는 것을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 트랜지스터의 소오스/드레인을 얕은 깊이의 제 1 소오스/드레인과 깊은 깊이의 제 2 소오스/드레인의 이중 구조로 형성함으로써, 단채널에 의한 펀치쓰루 특성을 개선하면서 동시에 면저항 및 콘택저항을 감소시켜 트랜지스터의 전류특성을 개선할 수 있다.
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- 게이트 절연막, 게이트 및 절연막의 캡핑층이 형성되고, N형 웰이 형성된 반도체 기판을 준비하는 단계;제 1 이온주입공정으로 상기 게이트 양측의 기판으로 N형 불순물 이온을 주입하여 포켓을 형성하는 단계;상기 게이트 및 캡핑층의 측벽에 절연막의 제 1 스페이서를 형성하는 단계;제 2 이온주입공정으로 상기 제 1 스페이서 양측의 기판으로 고농도의 P형의 BF2이온을 주입하여 상기 포켓 보다 얕은 깊이의 제 1 소오스/드레인을 형성하는 단계;상기 제 1 스페이서 측벽에 절연막의 제 2 스페이서를 형성하는 단계; 및제 3 이온주입공정으로 상기 제 2 스페이서 양측의 기판으로 고농도의 P형 B이온을 주입하여 상기 포켓보다 깊은 깊이의 제 2 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 제 3 이온주입공정은 상기 제 2 이온주입공정 보다 낮은 에너지로 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 제 2 이온주입공정은 약 10KeV 내외의 에너지로 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제 3 이온주입공정은 약 4KeV 내외의 에너지로 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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