KR19980025546A - 반도체 소자 및 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 고속 동작에 유리하도록한 반도체 소자 및 제조 방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자 및 제조 방법은 기판에 제1도전형웰 및 제 2도전형웰과 상기 제1도전형웰과 제2도전형웰 사이에 격리층이 형성된 기판, 상기 제1, 제2도전형웰 상에 각각 형성되는 제1, 제2게이트 전극, 상기 제1, 제2게이트 전극 양측의 제1도전형웰 및 제2도전형웰에 상기 해당웰과 반대 도전형으로 형성되는 제1, 제2불순물 영역들, 상기 제1, 제2불순물 영역 하측에 해당웰과 동일한 도전형으로 형성되는 제1포켓불순물 영역들, 상기 제1, 제2불순물 영역 일측에 해당웰과 동일한 도전형으로 상기 제1포켓 불순물 영역과 격리되어 형성되는 제2포켓 불순물 영역들을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자 및 제조 방법
본 발명은 반도체 소자 및 제조 방법에 관한 것으로, 특히 고속 동작에 유리하도록한 반도체 소자 및 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 및 제조 방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 CMOS의 구조 단면도이다.
종래의 CMOS는 p형 기판(11)에 형성되는 p웰(12) 및 n웰(13)과 상기 p웰(12)과 n웰(13)의 격리영역에 형성되는 필드 산화막(14)과, 상기 필드 산화막(14)에 의해 정의된 활성영역의 소정부위에 형성되는 제1, 제2게이트 전극(15a, 15b)과, 상기 제1게이트 전극(15a)양측의 상기 p웰(12)에 형성되는 LDD구조의 n형 소오스/드레인 불순물 영역(18, 23) 및 상기 제2게이트 전극(15b)양측의 상기 n웰(13)에 형성되는 LDD구조의 P형 소오스/드레인 불순물 영역(21, 24)과, 상기 n형 소오스/드레인 불순물 영역(18,23)을 감싸는 p형 포켓 불순물 영역(19) 및 상기 p형 소오스/드레인 불순물 영역(21, 24)을 감싸는 n형 포켓 불순물 영역(22)을 포함하여 구성된다.
상기와 같이 구성된 종래 기술에 따른 CMOS의 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 2f는 종래 기술에 따른 CMOS의 제조 방법을 나타낸 공정 단면도이다.
도 2a에서와 같이, p형 반도체 기판(11)의 소정 영역에 이온 주입공정을 이용하여 선택적으로 불순물을 주입하고, 드라이브인 확산을 통해 p웰(12)과 n웰(13)을 형성한다.
도 2b에서와 같이, 전면에 초기 산화막과 질화막을 차례로 형성한 후, 상기 질화막 상부에 제1감광막(도시하지 않음)을 도포하여 사진 식각 공정으로 상기 질화막을 선택적으로 제거하고 열산화하여 상기 p웰(12)과 n웰(13)의 경계부분의 반도체 기판(11)상에 필드 산화막(14)을 형성한 다음, 상기 초기 산화막과 질화막을 제거한다.
도 2c에서와 같이, 상기 필드 산화막(14)을 포함한 전면에 제1절연막과, 다결정 실리콘층과, 제2절연막을 차례로 형성한 다음, 상기 제2절연막 상에 제2감광막(도시하지 않음)을 도포하여 사진 식각공정을 통해 상기 제1, 제2절연막과 다결정 실리콘층을 선택적으로 제거하므로 게이트 절연막(10)과, 캡 게이트 절연막(16)과, 제1, 제2게이트 전극(15a, 15b)을 형성한 후, 상기 제2감광막을 제거한다.
도 2d에서와 같이, 상기 제1, 제2게이트 전극(15a, 15b)을 포함한 전면에 제3감광막(17)을 도포한 후, 상기 n웰(13) 영역의 상부에만 남도록 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 제3감광막(17)을 마스크로 이용하여 저농도의 n형 불순물과, p형 불수물을 차례로 이온 주입하므로 상기 제1게이트 전극(15a) 양측의 p웰(12) 영역에 저농도 n형 소오스/드레인 불순물 영역(18)과 p형 포켓(Pocket) 불순물 영역(19)을 형성한 다음, 상기 제3감광막(17)을 제거한다.
여기서 이온 주입 에너지는 p형 포켓 불순물 영역(19) 형성시 더 세게 한다.
도 2e에서와 같이, 상기 제1, 제2게이트 전극(15a, 15b)을 포함한 전면에 제4감광막(20)을 도포한 후, 상기 p웰(12)영역의 상부에만 남도록 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 제4감광막(20)을 마스크로 이용하여 저농도의 p형 불순물과, n형 불순물을 차례로 이온 주입하므로 상기 제2게이트 전극(15b)양측의 n웰(13)영역에 저농도 p형 소오스/드레인 불순물 영역(21)과, n형 포켓 불순물 영역(22)을 형성한 다음, 상기 제4감광막(20)을 제거한다.
여기서 이온 주입 에너지는 n형 포켓 불순물 영역(22) 형성시 더 세게 한다.
도 2f에서와 같이, 상기 제1, 제2게이트 전극(15a, 15b)을 포함한 전면에 질화막을 형성하고 에치백하여 상기 제1, 제2게이트 전극(15a, 15b) 양측면에 게이트 측벽(23)을 형성한 다음 전면에 제5감광막(도시하지 않음)을 도포하여 상기 n웰(13) 영역 상부에만 남도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 이온 주입하므로 고농도 n형 소오스/드레인 불순물 영역(23)을 형성한 다음, 상기 제5감광막을 제거한다.
그리고 전면에 제6감광막(도시하지 않음)을 도포하여 상기 p웰(12) 영역 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제6감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 이온주입함으로 고농도 p형 소오스/드레인 불순물 영역(24)을 형성한 후, 상기 제6감광막을 제거한다.
종래의 반도체 소자 및 제조 방법은 포켓 불순물에 의해 역도핑되어 전류의 흐름에 방해가 됨으로 트랜스 콘덕턴스가 저하되고 턴온(turn-on) 전류가 작아 트랜지스터의 고속동작에 장해를 일으키는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해 안출한 것으로 포켓 불순물이 불순물 영역을 감싸는 양을 조절하여 트랜지스터의 고속 동작을 향상시키는 반도체 소자 및 제 조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 CMOS의 구조 단면도.
도 2a 내지 도 2f는 종래 기술에 따른 CMOS의 제조 방법을 나타낸 공정 단면도.
도 3은 본 발명에 따른 CMOS의 구조 단면도.
도 4a 내지 도 4i는 본 발명에 따른 CMOS의 제조 방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31:반도체 기판32:p웰
33:n웰34:필드 산화막
39:저농도 n형 소오스/드레인 불순물 영역
41:저농도 p형 소오스/드레인불순물 영역
43a, 43b:p형 포켓 불순물 영역44a, 44b:n형 포켓 불순물 영역
46:고농도 n형 소오스/드레인 불순물 영역
47:고농도 p형 소오스/드레인 불순물 영역
본 발명은 반도체 소자는 기판에 제1도전형웰 및 제2도전형웰과 상기 제1도전형웰과 제2도전형웰 사이에 격리층이 형성된 기판과, 상기 제1, 제2도전형웰 상에 각각 형성되는 제1, 제2게이트 전극과, 상기 제1, 제2게이트 전극 양측의 제1도전형웰 및 제2도전형웰에 상기 해당웰과 반대 도전형으로 형성되는 제1, 제2불순물 영역과, 상기 제1, 제2불순물 영역 하측에 해당웰과 동일한 도전형으로 형성되는 제1포켓 불순물 영역들과, 상기 제1, 제2불순물 영역 일측에 해당웰과 동일한 도전형으로 상기 제1포켓 불순물 영역과 격리되어 형성되는 제2포켓 불순물 영역들을 포함하여 구성됨을 특징으로 한다.
또 본 발명의 반도체 소자의 제조 방법은 기판에 제1도전형웰과 제2도전형웰을 형성하고 계면에 필드 산화막을 형성하는 단계와, 상기 제1, 제2도전형웰상에 각각 제1, 제2게이트 전극을 형성하는 단계와, 상기 제1, 제2게이트 전극 양측의 제1도전형웰 및 제2도전형웰에 해당웰에 반대되는 도전형으로 제1불순물 영역을 형성하는 단계와, 상기 제1, 제2게이트 전극의 양측에 복수개의 제1절연막 측벽을 형성하는 단계와, 상기 제1절연막을 측벽을 포함한 게이트 전극의 양측에 제2절연막 측벽을 형성하는 단계와, 상기 제1절연막 측벽을 제거하는 단계와, 상기 제2절연막 측벽 및 제1, 제2게이트 전극을 마스크로 이용하여 제1, 제2포켓 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 CMOS의 구조 단면도이다.
본 발명에 따른 CMOS는 p형 기판(31)에 형성되는 p웰(32) 및 n웰(33)과, 상기 p웰(32)과, n웰(33)의 격리영역에 형성되는 필드 산화막(34)과, 상기 필드 산화막(34)에 의해 정의된 활성 영역의 소정부위에 형성되는 제1, 제2게이트 전극(35a, 35b)과, 상기 제1게이트 전극(35a) 양측의 상기 p웰(32)에 형성되는 LDD구조의 n형 소오스/드레인 불순물 영역(39, 46) 및 상기 제2게이트 전극(35b) 양측의 상기 n웰(33)에 형성되는 LDD구조의 p형 소오스/드레인 불순물 영역(41,47)과, 상기 n형 소오스/드레인 불순물 영역(39, 46)의 하측에 형성되는 제1p형 포켓 불순물 영역(43a), 상기 n형 소오스/드레인 불순물 영역(39, 46)의 일측에 상기 제1p형 포켓 불순물 영역(43a)과 격리되어 형성되는 제2p형 포켓 불순물 영역(43b) 및 상기 p형 소오스/드레인 불순물 영역(41,47)의 하측에 형성되는 제1n형 포켓 불순물 영역(44a), 상기 p형 소오스/드레인 불순물 영역(41,47)의 일측에 상기 제1n형 포켓 불순물 영역(44a)과 격리되어 형성되는 제2n형 포켓 불순물 영역(44b)을 포함하여 구성된다.
상기와 같이 구성된 본 발명에 따른 CMOS의 제조 방법을 설명하면 다음과 같다.
도 4a 내지 도 4i는 본 발명에 따른 CMOS의 제조 방법을 나타낸 공정 단면도이다.
도 4a에서와 같이, p형 반도체 기판(31)의 소정 영역에 이온 주입 공정을 이용하여 선택적으로 불순물을 주입하고, 드라이브 인 확산을 통해 p웰(32)과 n웰(33)을 형성한다.
도 4b에서와 같이, 전면에 초기 산화막과 제1질화막을 차례로 형성한 후, 상기 제1질화막 상부에 감광막을 도포하여 사진식각 공정으로 상기 제1질화막을 선택적으로 제거하고 열산화 하여 상기 p웰(32)과 n웰(33)의 경계부분의 반도체 기판(31)상에 필드 산화막(34)을 형성한 다음, 상기 초기 산화막과 제1질화막을 제거한다.
도 4c에서와 같이, 상기 필드 산화막(34)을 포함한 전면에 제1절연막과, 다결정 실리콘층과, 제2절연막을 차례로 형성한 다음, 상기 제2절연막상에 제1감광막(도시하지 않음)을 도포하여 사진 식각공정을 통해 상기 제1, 제2절연막과 다결정 실리콘층을 선택적으로 제거하므로 p웰(32)과 n웰(33)에 각각 게이트 절연막(30)과, 캡 게이트 절연막(36)과, 제1, 제2게이트 전극(35a, 35b)을 형성한 후, 상기 제1감광막을 제거한다.
도 4d에서와 같이, 상기 제1, 제2게이트 전극(35a, 35b)을 포함한 전면에 제2질화막을 형성하고 에치백하여 상기 제1, 제2게이트 전극(35a, 35b) 양측에 질화막 측벽(37)을 형성하고, 이때 질화막 측벽(37)의 두께는 0.01~0.15㎛로 한다. 여기서 상기 질화막 측벽(37)의 두께는 틸트 이온주입의 각도를 조절 한다.
도 4e에서와 같이, 전면에 제2감광막(38)을 도포한 후, 상기 n웰(33) 영역의 상부에만 남도록 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 제2감광막(38)을 마스크로 이용하여 저농도의 n형 불순물을 이온 주입하므로 상기 제1게이트 전극(35a)양측의 p웰(32)영역에 저농도 n형 소오스/드레인 불순물 영역(39)을 형성한 다음, 상기 제2감광막(38)을 제거한다.
도 4f에서와 같이, 전면에 제3감광막(40)을 도포한 후, 상기 p웰(32)영역의 상부에만 남도록 선택적으로 노광 및 현상한다. 상기 선택적으로 노광 및 현상된 제3감광막(40)을 마스크로 이용하여 저농도의 p형 불순물을 이온 주입하므로 상기 제2게이트전극(35b) 양측의 n웰(33)영역에 저농도 p형 소오스/드레인 불순물 영역(41)을 형성한 다음, 상기 제3감광막(40)을 제거한다.
도 4g에서와 같이, 전면에 제2산화막을 형성하고 에치백하여 상기 질화막 측벽(37)을 포함한 제1, 제2게이트 전극(35a, 35b)양측에 산화막 스페이서의 두께가 0.05~2㎛로 하는 산화막 측벽(42)을 형성한다.
도 4h에서와 같이, 상기 질화막 측벽(37)을 고온의 인산 용액을 이용하여 제거하고, 전면에 제4감광막(도시하지 않음)을 도포하여 상기 n웰(33) 영역 상부에만 남도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제4감광막을 마스크로 이용하여 p형 불순물 이온을 이온 주입하므로 상기 제1게이트 전극(35a)양측의 p웰(32)영역에 상기 질화막 측벽(37)의 제거로 형성된 공간에 의해 서로 격리된 제1, 제2p형 포켓 불순물 영역(43a, 43b)을 형성한 다음, 상기 제4감광막을 제거한다. 그리고 전면에 제5감광막(도시하지 않음)을 도포하여 상기 p웰(32) 영역 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제5감광막을 마스크로 이용하여 n형 불순물 이온을 이온 주입하므로 상기 제2게이트 전극(35b)양측의 n웰(33) 영역에 상기 질화막 측벽(37)의 제거로 형성된 공간에 의해 서로 격리된 제1, 제2n형 포켓 불순물 영역(44a, 44b)을 형성한 후, 상기 제5감광막을 제거한다.
여기서 상기 p형, n형 포켓 불순물 영역(43a, 43b, 44a, 44b)의 이온 주입 에너지는 상기 저농도 n형, p형 소오스/드레인 불순물영역(39, 41)보다 크다.
도 4i에서와 같이, 전면에 제3산화막(45)을 저압 증착(LPCVD)법으로(0.01㎛≤α≤0.1㎛)의 식에 의해 0.015~0.175㎛의 두께로 형성하여 상기 질화막 측벽(37)을 제거하여 생긴 공간을 메꾼 후, 전면에 제6감광막(도시하지 않음)을 도포하여 상기 n웰(33)영역 상부에만 남도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제6감광막을 마스크로 이용하여 고농도 n형 불순물 이온을 이온 주입 하므로 고농도 n형 소오스/드레인 불순물 영역(46)을 형성한 다음, 상기 제4감광막을 제거한다, 그리고 전면에 제7감광막(도시하지 않음)을 도포하여 상기 p웰(32) 영역 상부에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제7감광막을 마스크로 이용하여 고농도 p형 불순물 이온을 주입 하므로 고농도 p형 소오스/드레인 불순물 영역(47)을 형성한 후, 상기 제7감광막을 제거한다.
본 발명의 반도체 소자 및 제조 방법은 홈을 가진 게이트 측벽으로 서로 격리된 제1, 제2포켓 불순물 영역을 형성하므로 포켓 불순물의 장점도 살리고 트랜스 콘덕턴스를 개선하며, 트랜지스터의 턴온 전류를 증가시켜 트랜지스터의 고속동작에 큰 효과가 있다.

Claims (11)

  1. 기판에 제1도전형웰 및 제2도전형웰과 상기 제1도전형웰과 제2도전형웰 사이에 격리층이 형성된 기판;
    상기 제1, 제2도전형웰 상에 각각 형성되는 제1, 제2게이트 전극;
    상기 제1, 제2게이트 전극 양측의 제1도전형웰 및 제2도전형웰에 상기 해당웰과 반대 도전형으로 형성되는 제1, 제2불순물 영역들;
    상기 제1, 제2불순물 영역 하측에 해당웰과 동일한 도전형으로 형성되는 제1포켓불순물 영역들;
    상기 제1, 제2불순물 영역 일측에 해당웰과 동일한 도전형으로 상기 제1포켓 불순물 영역과 격리되어 형성되는 제2포켓 불순물 영역들을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 기판에 제1도전형웰과 제2도전형웰을 형성하고 계면에 필드 산화막을 형성하는 단계;
    상기 제1, 제2도전형웰상에 각각 제1, 제2게이트 전극을 형성하는 단계;
    상기 제1, 제2게이트 전극 양측의 제1도전형웰 및 제2도전형웰에 해당웰에 반대되는 도전형으로 제1불순물 영역을 형성하는 단계;
    상기 제1, 제2게이트 전극의 양측에 복수개의 제1절연막 측벽을 형성하는 단계;
    상기 제1절연막 측벽을 포함한 게이트 전극의 양측에서 제2절연막 측벽을 형성하는 단계;
    상기 제1절연막 측벽을 제거하는 단계;
    상기 제2절연막 측벽 및 제1, 제2게이트 전극을 마스크로 이용하여 제1, 제2포켓 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    제1, 제2불순물 영역이 LDD구조로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제2항에 있어서,
    제1절연막 측벽을 0.01~0.15㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    제1절연막 측벽을 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서,
    제2절연막 측벽을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제2항에 있어서,
    제2절연막 측벽을 0.05~0.2㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제2항에 있어서,
    제1, 제2포켓 불순물 영역을 형성하는 단계;
    전면에 제3절연막을 형성하는 단계;
    상기 제1, 제2게이트 전극 양측의 제1불순물 영역 하측에 상기 제1불순물 영역과 동일한 도전형으로 제2불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    제3절연막을 0.015~0.175㎛의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    제3절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제2항에 있어서,
    제1, 제2포켓 불순물 영역을 제1불순물 영역보다 높은 에너지로 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100433935B1 (ko) * 2001-12-29 2004-06-04 주식회사 하이닉스반도체 모스 트랜지스터의 제조방법
KR100861282B1 (ko) * 2002-06-03 2008-10-01 매그나칩 반도체 유한회사 반도체소자의 제조 방법

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