KR100247170B1 - 트렌치 구조를 갖는 트랜지스터 제조방법 - Google Patents
트렌치 구조를 갖는 트랜지스터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체소자 제조방법에 관한것으로, 소오스/드레인의 펀치쓰루우를 억제하고 문턱전압을 높혀주기 위하여 반도체 기판을 식각하여 트렌치를 형성한다음, 후속 공정으로 저농도 영역, 게이트 전극 및 소오스/드레인 영역을 형성하는 순서로 이루어져 트렌치 구조의 트랜지스터를 제조하는 방법에 관한 것이다.
Description
본 발명은 반도체소자 제조방법에 관한것으로, 특히 트랜지스터의 소오스와 드레인 간의 펀치 쓰루우를 억제하고 문턱전압을 높혀주기 위하여 반도체 기판을 식각하여 트렌치구조의 트랜지스터를 제조하는 방법에 관한것이다.
반도체소자의 집적도가 높아짐에 따라 소자의 트랜지스터의 크기도 작아지고 있다. 트랜지스터의 크기가 점점 작아짐에 따라 문턱전압이 낮아지고 소오스와 드레인 간의 펀치 쓰루우 현상이 심각하게 나타나고 있다.
본 발명은 트랜지스터의 크기가 작아지더라도 문턱전압이 낮아지는 현상을 억제하고 펀치 쓰루우 현상을 억제하기 위하여 트렌치 구조의 트랜지스터를 제조하는 방법을 제공하는데 그 목적이 있다.
제1도 내지 제6도는 본 발명의 실시예에 의해 트렌치 구조의 트렌지스터를 형성하는 단계를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 패드 산화막
3 : 질화막 4 : 감광막 패턴
5 : 트렌치 6 : 질화막 스페이서
7 : 불순물 주입영역 8 : 산화막
9 : 저농도 영역 10 : 게이트 산화막
11 : 게이트 전극 12 : 소오스/트레인
상기한 목적을 달성하기 위한 본 발명은 트렌치 구조의 트렌지스터 제조방법에 있어서,
트랜지스터의 채널 영역이 형성될 위치에 있는 반도체 기판의 일정 두께를 제거하기 위하여 마스크를 형성한 다음, 상기 마스크를 이용하여 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와,
상기 절연막 스페이서 사이의 노출된 반도체 기판상에 문턱 전압 조절용 불순물을 이온주입하여 트렌치 저부에 불순물 주입영역을 형성하는 단계와,
상기 트렌치 저부의 노출된 반도체 기판을 산화시켜 산화막을 형성하는 단계와,
상기 마스크를 제거한 후, 노출된 반도체 기판으로 저농도 불순물을 주입하여 저농도 영역을 형성하는 단계와,
상기 트렌치에 형성된 산화막을 식각공정으로 제거한다음, 노출된 반도체 기판 표면에 게이트 산화막을 형성하고, 그 상부에 다결정 실리콘층을 증착한 다음, 게이트 패턴닝 공정으로 상기 트렌치를 포함하는 반도체 기판 상부에 게이트 전극을 형성하는 단계와,
상기 게이트 전극의 측면의 반도체 기판으로 고농도 불순물을 이온주입하여 소오스/드레인을 형성하는 단계로 이루어진다.
본 발명은 트랜지스터가 형성될 부분에 반도체기판을 식각하여 트렌치를 형성한 다음, 트렌치의 측벽 상부에 있는 반도체 기판으로 저농도 불순물 영역과 소오스/드레인 영역을 형성하고, 게이트 전극을 상기 소오스영역에서 트렌치 영역을 거쳐 드레인 영역까지 형성함으로써 채널 길이가 길어지는 효과가 있기 때문에 문턱 전압을 높혀 주고 펀치 쓰루우 현상을 억제할수가 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
도1 내지 도6은 본 발명의 실시예에 의해 트렌치 구조의 트렌지스터를 형성하는 단계를 도시한 단면도이다.
도1은 반도체기판(1) 상부에 패드 산화막(2)과 질화막(3)을 증착하고, 그 상부에 감광막을 도포하고, 트렌치가 형성될 지역의 감광막을 노광 및 현상 공정으로 제거하여 감광막 패턴(4)을 형성한 단면도이다.
도2는 상기 감광막 패턴(4)을 마스크로 이용하여 노출된 질화막(3), 패드 산화막(2) 및 반도체 기판(1)의 일정 두께까지 식각하여 트렌치(5)를 형성한다음, 상기 감광막 패턴(4)을 제거한 단면도이다.
도3은 상기 트렌치(5)와 질화막(3)의 측벽에 질화막 스페이서(6)를 형성한 다음, 노출된 트렌치(5)의 저부면으로 문턱전압 조절용 불순물을 주입하여 불순물 영역(7)을 형성한 단면도이다.
도4는 트렌치(5) 저부의 노출된 반도체기판(1)을 열산화시켜 산화막(8)을 성장 시킨 단면도이다.
도5는 상기 질화막 스페이서(6), 질화막(3) 및 패드 산화막(2)을 제거한 다음, 저농도 불순물을 노출된 반도체 기판(1)으로 주입하여 저농도 불순물 영역(9)을 형성한 단면도이다.
도6은 상기 트렌치(5)에 형성된 산화막(8)을 식각공정으로 제거한 다음, 전체적으로 게이트 산화막(10)을 형성하고, 그 상부에 다결정 실리콘층을 증착한 다음, 게이트 패턴닝 공정으로 상기 다결정 실리콘층의 일정 부분을 식각하여 상기 트렌치 표면에 형성되는 게이트 전극(11)을 형성한 다음, 고농도 불순물을 이온주입하여 소오스/드레인(12)을 형성한 단면도이다.
상기와 같이 트렌치 구조의 트랜지스터를 형성하는 경우 트렌치의 깊이에 의해 채널 길이가 더 연장되는 것을 알 수가 있다.
이상 상기한 본 발명에 의해 트랜치 구조의 트랜지스터를 제조하는 경우 소자의 크기가 작아지더라도 트랜지스터의 신뢰도를 높일수 있고, 종래의 트랜지스터 보다 채널 길이가 길어지는 효과가 있다.
또한, 종래의 트랜지스터를 제조하는 경우 저농도 영역을 제조하는 경우 저농도 불순물을 주입한 후 게이트 전극의 측벽에 산화막 스페이서를 만든 다음, 고농도 불순물을 주입하여 소오스/드레인 영역을 형성하지만, 본 발명에서는 별도로 게이트 전극에 산화막 스페이서를 만들지 않아도 트렌치에 형성되는 산화막에 의해 저농도 영역을 선택적으로 형성 할 수 있다.
Claims (3)
- 트렌치 구조의 트랜지스터 제조방법에 있어서,트랜지스터의 채널 영역이 형성될 위치에 있는 반도체 기판의 일정 두께를 제거하기 위하여 마스크를 형성한 다음, 상기 마스크를 이용하여 노출된 반도체 기판을 식각하여 트렌치를 형성하는 단계와,상기 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와,상기 절연막 스페이서 사이의 노출된 반도체 기판상에 문턴 전압 조절용 불순물을 이온주입하여 트렌치 저부에 불순물 주입영역을 형성하는 단계와,상기 트렌치 저부의 노출된 반도체 기판을 산화시켜 산화막을 형성하는 단계와,상기 마스크를 제거한 후, 노출된 반도체 기판으로 저농도 불순물을 주입하여 저농도 영역을 형성하는 단계와,상기 트렌치에 형성된 산화막을 식각공정으로 제거한다음, 노출된 반도체 기판 표면에 게이트 산화막을 형성하고, 그 상부에 다결정 실리콘층을 증착한 다음, 게이트 패턴닝 공정으로 상기 트렌치를 포함하는 반도체 기판 상부에 게이트 전극을 형성하는 단계와,상기 게이트 전극의 측면의 반도체 기판으로 고농도 불순물을 이온주입하여 소오스/드레인을 형성하는 단계로 이루어지는 트렌치 구조의 트랜지스터 제조방법.
- 상기 제1항에 있어서,상기 마스크는 패드 산화막과 질화막으로 이루어지는 것을 특징으로 하는 트렌치 구조의 트랜지스터 제조방법.
- 상기 제1항에 있어서,상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 트렌치 구조의 트랜지스터 제조방법.
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