KR100277897B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 자동 정렬 패터닝으로 공정을 용이하게 하고 숏 채널 현상의 발생을 효과적으로 억제할 수 있도록한 반도체 소자의 게이트 폴리 형성 방법에 관한 것으로, 반도체 기판상에 패드 산화막,나이트라이드층을 차례로 형성하고 나이트라이드층을 선택적으로 패터닝하는 공정,상기 패터닝된 나이트라이드층을 마스크로하여 노출된 반도체 기판을 일정 깊이 습식 식각하여 게이트 전극 형성 영역을 형성하는 공정,상기 게이트 전극 형성 영역이 형성된 전면에 폴리 실리콘층을 형성하고 에치백하여 게이트 전극을 형성하는 공정,상기 패터닝되어진 나이트라이드층과 패드 산화막을 제거하고 상기 게이트 전극을 마스크로 하여 노출된 반도체 기판의 표면내에 저농도의 불순물을 주입하는 공정,상기 게이트 전극의 측면에 게이트 측벽을 형성하고 노출된 반도체 기판의 표면내에 주입하여 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 게이트 전극 형성 방법
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 자동 정렬 패터닝으로 공정을 용이하게 하고 숏 채널 현상의 발생을 효과적으로 억제할 수 있도록한 반도체 소자의 게이트 폴리 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 폴리 형성 공정에 관하여 하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 게이트 전극 형성을 위한 공정 단면도이다.
종래 기술의 반도체 소자의 게이트 전극 형성은 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 산화막(2)을 형성한다.
그리고 도 1b에서와 같이, 상기 게이트 산화막(2)상에 게이트 형성용 물질층 예를들면, 폴리 실리콘층(3)을 형성한다.
이어, 도 1c에서와 같이, 포토리소그래피공정으로 상기 폴리 실리콘층(3)을 선택적으로 패터닝하여 게이트 전극(3a)을 형성한다.
그리고 도 1d에서와 같이, 상기 게이트 전극(3a)을 마스크로하여 노출된 반도체 기판(1)의 표면내에 저농도의 불순물을 주입하여 LDD(Lightly Doped Drain)구조의 소오스/드레인을 형성하기 위한 저농도 불순물 영역(4a)(4b)을 형성한다.
이어, 상기 저농도 불순물 영역(4a)(4b) 및 게이트 전극(3a)을 포함하는 전면에 게이트 측벽 형성용 물질층 예를들면, 산화막 또는 질화막을 증착하고 게이트 전극(3a)의 측면에만 남도록 에치백하여 게이트 측벽(5)을 형성한다.
그리고 도 1e에서와 같이, 게이트 측벽(5)을 포함하는 게이트 전극(3a)을 마스크로하여 고농도의 불순물을 노출된 반도체 기판(1)의 표면내에 주입하여 고농도 불순물 영역(6a)(6b)을 형성하여 LDD 구조의 소오스/드레인 영역(4a)(4b)(6a)(6b)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 제조 공정은 게이트 전극의 패터닝을포토리소그래피 공정으로 진행하여 소자의 고집적화에 의한 패턴 치수의 미세화 때문에 새로운 게이트 전극의 패터닝 방법이 요구되고 있다.
이와 같은 종래 기술의 반도체 소자의 제조 방법은 게이트 전극을 포토리소그래피 공정을 패터닝하기 때문에 다음과 같은 문제점이 있다.
첫째, 소자의 미세화에 따라 서브미크론 단위로 게이트 전극 패턴 치수가 요구되는 공정에서는 게이트 전극 패턴별 균일성이 떨어진다.
둘째, 패턴 치수의 감소로 소자의 동작중에 숏 채널 현상이 발생하여 소자의 동작 특성을 저하시킨다.
셋째, 포토리소그래피 공정은 마스크와 식각 대상층의 정확한 정렬이 요구되므로 공정 마진의 충분한 확보가 어렵다.
넷째, 반복되는 게이트 전극 패터닝 공정에서의 재현성이 떨어진다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 공정의 문제점을 해결하기 위하여 안출한 것으로, 자동 정렬 패터닝으로 공정을 용이하게 하고 숏 채널 현상의 발생을 효과적으로 억제할 수 있도록한 반도체 소자의 게이트 폴리 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래 기술의 게이트 전극 형성을 위한 공정 단면도
도 2a내지 도 2j는 본 발명에 따른 게이트 전극 형성을 위한 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 반도체 기판 22. 패드 산화막
23. 나이트라이드 24. 포토레지스트
25. 게이트 전극 형성 영역 26. 게이트 산화막
27. 폴리실리콘층 28. 게이트 전극
29. 저농도 불순물 영역 30. 게이트 측벽
31. 고농도 불순물 영역
자동 정렬 패터닝으로 공정을 용이하게 하고 숏 채널 현상의 발생을 효과적으로 억제할 수 있도록한 반도체 소자의 게이트 폴리 형성 방법은 반도체 기판상에 패드 산화막,나이트라이드층을 차례로 형성하고 나이트라이드층을 선택적으로 패터닝하는 공정,상기 패터닝된 나이트라이드층을 마스크로하여 노출된 반도체 기판을 일정 깊이 습식 식각하여 게이트 전극 형성 영역을 형성하는 공정,상기 게이트 전극 형성 영역이 형성된 전면에 폴리 실리콘층을 형성하고 에치백하여 게이트 전극을 형성하는 공정,상기 패터닝되어진 나이트라이드층과 패드 산화막을 제거하고 상기 게이트 전극을 마스크로 하여 노출된 반도체 기판의 표면내에 저농도의 불순물을 주입하는 공정,상기 게이트 전극의 측면에 게이트 측벽을 형성하고 노출된 반도체 기판의 표면내에 주입하여 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 전극 형성에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 게이트 전극 형성을 위한 공정 단면도이다.
본 발명에 따른 게이트 전극 패터닝 공정은 반도체 기판을 일정깊이 식각하여 게이트 전극의 일부가 기판 표면내로 매립되도록한 것으로, 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 패드 산화막(22)을 형성한다.
그리고 상기 패드 산화막(22)상에 나이트라이드(23)층을 형성한다.
이어, 도 2b에서와 같이, 전면에 포토레지스트(24)층을 형성하고 선택적으로 패터닝한다.
그리고 도 2c에서와 같이, 상기 패터닝된 포토레지스트(24)층을 마스크로하여 노출된 나이트라이드(23)층을 선택적으로 제거한다.
이어, 도 2d에서와 같이, 상기 패터닝된 나이트라이드(23)층을 마스크로하여 노출된 반도체 기판(21)을 일정 깊이 습식 식각하여 게이트 전극 형성 영역(25)을 형성한다.
그리고 도 2e에서와 같이, 상기 일정 깊이로 식각되어진 게이트 전극 형성 영역(25)이 형성된 전면에 폴리 실리콘층(27)을 형성한다.
이어, 도 2f에서와 같이, 상기 패터닝되어진 나이트라이드(23)층의 상부 높이보다 낮은 높이로 남도록 폴리 실리콘층(27)을 에치백하여 게이트 전극(28)을 형성한다.
그리고 도 2g에서와 같이, 상기 패터닝되어진 나이트라이드(23)층과 패드 산화막(22)을 제거한다.
이어, 도 2h에서와 같이, 상기 게이트 전극(28)을 마스크로 하여 노출된 반도체 기판(21)의 표면내에 저농도의 불순물을 주입하여 LDD(Lightly Doped Drain)구조의 소오스/드레인을 형성하기 위한 저농도 불순물 영역(29)을 형성한다.
그리고 도 2i에서와 같이, 상기 저농도 불순물 영역(29) 및 게이트 전극(28)을 포함하는 전면에 게이트 측벽 형성용 물질층 예를들면, 산화막 또는 질화막을 증착하고 게이트 전극(28)의 측면에만 남도록 에치백하여 게이트 측벽(30)을 형성한다.
이어, 도 2j에서와 같이, 게이트 측벽(30)을 포함하는 게이트 전극(28)을 마스크로하여 고농도의 불순물을 노출된 반도체 기판(21)의 표면내에 주입하여 고농도 불순물 영역(31)을 형성하여 LDD 구조의 소오스/드레인 영역(29)(31)을 형성한다.
이와 같은 본 발명의 반도체 소자는 게이트 전극의 패터닝을 반도체 기판의 표면내에 트렌치를 형성한후에 자동으로 패터닝되도록하여 패터닝 공정의 최소 패턴 치수 이하의 크기로 게이트 전극을 정확하게 패터닝할 수 있다.
이와 같은 본 발명의 반도체 소자의 게이트 전극 패터닝 공정은 다음과 같은 효과가 있다.
첫째, 게이트 전극을 에치백에 의한 자동 패터닝으로 형성하여 패턴별 균일성을 확보할 수 있다.
둘째, 게이트 전극을 반도체 기판에 일정 깊이로 매립 형성하여 숏 채널 현상의 발생을 억제할 수 있고 브레이크다운 전압 특성을 향상시킬 수 있다.
셋째, 게이트 전극 패턴의 균일성 확보가 용이하여 공정 마진 및 소자의 신뢰성을 확보하는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 패드 산화막,나이트라이드층을 차례로 형성하고 나이트라이드층을 선택적으로 패터닝하는 공정,
    상기 패터닝된 나이트라이드층을 마스크로하여 노출된 반도체 기판을 일정 깊이 습식 식각하여 게이트 전극 형성 영역을 형성하는 공정,
    상기 게이트 전극 형성 영역이 형성된 전면에 폴리 실리콘층을 형성하고 에치백하여 게이트 전극을 형성하는 공정,
    상기 패터닝되어진 나이트라이드층과 패드 산화막을 제거하고 상기 게이트 전극을 마스크로 하여 노출된 반도체 기판의 표면내에 저농도의 불순물을 주입하는 공정,
    상기 게이트 전극의 측면에 게이트 측벽을 형성하고 노출된 반도체 기판의 표면내에 주입하여 고농도 불순물 영역을 형성하여 LDD 구조의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 패터닝되어진 나이트라이드층의 상부 높이보다 낮은 높이로 남도록 폴리 실리콘층을 에치백하여 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서, 게이트 전극 형성 영역이 반도체 기판내로 일정 깊이 식각되어진 트렌치 형태로 형성되어 게이트 전극이 기판 내부로 일부 매립되어 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  4. 제 1 항에 있어서, 게이트 측벽을 게이트 전극이 형성된 게이트 전극 형성 영역의 나머지 공간이 모두 채워지도록 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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