KR100509827B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 형성하고자 하는 게이트 전극의 높이 영역까지는 게이트 전극의 폭을 갖고 그 위쪽 영역은 게이트 전극의 폭보다 더 넓은 폭을 갖도록 게이트 폴리층을 형성하여 게이트 폴리층의 위쪽 영역에 의해 소오스 및 드레인 영역을 정의하는 것을 특징으로 하며, 게이트 전극의 측벽 스페이서를 별도로 형성할 필요가 없어 공정이 단순화되어 수율이 향상되며, 게이트 폴리층 위에 잔유물이 존재하지 않으므로 잔류 질화막에 의한 반도체 소자의 특성 저하 우려가 해소되는 이점이 있다.

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR ELEMENT}

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 더욱 상세하게는 형성하고자 하는 게이트 전극의 높이 영역까지는 게이트 전극의 폭을 갖고 그 위쪽 영역은 게이트 전극의 폭보다 더 넓은 폭을 갖도록 게이트 폴리층을 형성하여 게이트 폴리층의 위쪽 영역에 의해 소오스 및 드레인 영역을 정의하도록 한 반도체 소자의 게이트 형성 방법에 관한 것이다.

종래 기술에 따른 게이트 형성 방법을 도 1a 내지 도 1f를 참조하여 설명하면 다음과 같다.

도 1a를 참조하면, 반도체 기판(11) 상에 게이트 전극의 형성을 위해 요구되는 높이로 게이트 폴리층(12)을 형성한 후 포토레지스트(13)를 도포하며, 게이트 전극의 형성을 위해 요구되는 폭을 갖도록 패터닝 한다.

도 1b를 참조하면, 노광 공정을 수행한 후에 포토레지스트(13) 패턴을 식각 마스크로 하여 게이트 폴리층(12)을 선택적으로 제거하는 식각 공정을 수행하여 게이트 전극을 형성한다.

도 1c를 참조하면, 저농도 이온 주입 공정을 실시하여 LDD 영역(14)을 형성한다.

도 1d를 참조하면, 게이트 전극이 형성된 전체구조 상에 질화막(15)을 형성한다.

도 1e를 참조하면, 질화막(15) 식각 공정을 진행함에 있어서 충분한 오버 식각이 이루어지도록 실시하면 게이트 폴리층(12)의 좌,우측면의 질화막(15)은 게이트 전극의 측벽 스페이서로 남게 되고, 게이트 폴리층(12) 위의 잔류하는 질화막(15)은 낮은 단차와 오버 식각을 통하여 제거한다.

도 1f를 참조하면, 게이트 폴리층(12) 좌,우측의 LDD 영역(14)에 고농도 불순문 이온을 주입하여 소오스 및 드레인(16)을 형성한다. 이때 질화막(15)에 의해 형성된 측벽 스페이서는 불순물 이온의 주입을 차단하여 소오스 및 드레인 영역을 정의한다.

그러나, 전술한 바와 같은 종래의 게이트 형성 방법은 소오스 및 드레인 영역의 정의를 위해 게이트 전극의 측벽 스페이서가 필수적으로 요구되며, 이에 따라 질화막 형성 공정과 질화막 식각 공정이 수행되고, 게이트 폴리층 위의 잔류하는 질화막을 제거하는 공정을 수행하여야 한다. 이와 같은 측벽 스페이서를 위한 추가 공정으로 인하여 제조 공정이 복잡화되어 반도체 소자의 수율이 저하되는 문제점이 있었다.

아울러, 게이트 폴리층 위의 잔류 질화막은 완전한 제거에는 어려움이 따르며, 이는 반도체 소자의 특성을 저하시킬 우려가 있었다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 형성하고자 하는 게이트 전극의 높이 영역까지는 게이트 전극의 폭을 갖고 그 위쪽 영역은 게이트 전극의 폭보다 더 넓은 폭을 갖도록 게이트 폴리층을 형성하여 게이트 폴리층의 위쪽 영역에 의해 소오스 및 드레인 영역을 정의하도록 한 반도체 소자의 게이트 형성 방법을 제공하는 데 그 목적이 있다.

이러한 본 발명에 의하면, 게이트 전극의 측벽 스페이서를 별도로 형성할 필요가 없어 공정이 단순화되어 수율이 향상되며, 게이트 폴리층 위에 잔유물이 존재하지 않으므로 잔류 질화막에 의한 반도체 소자의 특성 저하 우려가 해소되는 것이다.

상기와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상에 이후 형성하고자 하는 게이트 전극의 높이보다 더 높은 높이로 게이트 폴리층을 형성한 후 식각 마스크를 도포하여 상기 게이트 전극의 폭보다 더 넓은 폭을 갖도록 상기 식각 마스크를 패터닝 하는 제 1 단계와, 상기 식각 마스크를 이용하여 상기 게이트 폴리층을 이방성 식각하여 상기 게이트 전극의 높이만큼 상기 게이트 폴리층을 남기고 1차 식각하는 제 2 단계와, 상기 식각 마스크를 이용하여 상기 게이트 폴리층을 등방성 식각하여 측면으로도 식각이 이루어지게 2차 식각하여 상기 형성하고자 하는 게이트 전극의 높이까지는 상기 게이트 전극의 폭을 갖고 그 위쪽은 더 넓은 폭을 갖는 상기 게이트 폴리층을 형성하는 제 3 단계와, 상기 게이트 폴리층의 좌,우측에 불순물 이온을 주입하여 상기 형성하고자 하는 게이트 전극의 높이보다 위쪽의 더 넓은 폭을 갖는 게이트 폴리층이 상기 불순물 이온의 주입을 차단하여 정의하는 소오스 및 드레인 영역을 형성하는 제 4 단계와, 상기 게이트 폴리층 중에서 상기 형성하고자 하는 게이트 전극의 높이보다 위쪽 영역을 이방성 식각하여 제거함으로써 원하는 부분만 남기고 제거하여 게이트 전극을 완성하는 제 5 단계와, 상기 완성된 게이트 전극의 좌,우측에 이온 주입 공정을 실시하여 LDD 영역을 형성하는 제 6 단계를 포함한다.

본 발명의 실시예로는 다수 개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.

본 발명에 따른 게이트 형성 방법을 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.

도 2a를 참조하면, 반도체 기판(101) 상에 이후 형성하고자 하는 게이트 전극의 높이(H2)보다 더 높은 높이(H1)로 게이트 폴리층(102)을 형성한 후 포토레지스트(103)를 도포하며, 이후 형성하고자 하는 게이트 전극의 폭(W2)보다 더 넓은 폭(W1)을 갖도록 패터닝 한다.

도 2b를 참조하면, 노광 공정을 수행한 후에 포토레지스트(103) 패턴을 식각 마스크로 하여 게이트 폴리층(102)을 선택적으로 제거하는 식각 공정을 수행하는데, 게이트 폴리층(102)의 식각은 2차에 걸쳐서 나누어 실시한다. 먼저 1차 식각은 이방성 식각을 실시하여 중간에서 정지한다. 이때 형성하고자 하는 게이트 전극의 높이(H2)만큼 게이트 폴리층(102)을 남기고 1차 식각을 정지한다.

도 2c를 참조하면, 2차 식각은 포토레지스트(103) 패턴을 식각 마스크로 하여 게이트 폴리층(102)을 등방성 식각하여 측면으로도 식각이 이루어지게 한다. 측면으로 식각이 되는 정도는 식각시 가스 분위기(gas chemistry) 등의 조건을 조절하여 맞춘다.

다시 말해서, 형성하고자 하는 게이트 전극의 높이 영역까지는 게이트 전극의 폭을 갖고 그 위쪽 영역은 게이트 전극의 폭보다 더 넓은 폭을 갖도록 게이트 폴리층(102)을 형성하여 게이트 전극보다 넓은 폭 영역이 이후에 형성될 LDD 영역을 커버하도록 한다. 즉 게이트 폴리층(102)의 위쪽 영역 폭은 실제 요구되는 게이트 전극의 폭과 종래 기술의 측벽 스페이서 부분의 폭을 합친 폭이다.

도 2d를 참조하면, 2차에 걸친 게이트 폴리층(102)의 식각 공정이 완료되면 포토레지스트(103)를 제거한다.

도 2e를 참조하면, 게이트 폴리층(102)의 좌,우측에 불순문 이온을 주입하여 소오스 및 드레인(106)을 형성한다. 이때 게이트 폴리층(102) 중에서 형성하고자 하는 게이트 전극의 높이보다 위쪽의 더 넓은 폭 영역은 불순물 이온의 주입을 차단하여 게이트 폴리층(102)의 아래쪽 영역으로부터 각각 소정 거리로 이격된 소오스 및 드레인 영역을 정의한다.

도 2f를 참조하면, 소오스 및 드레인(106)이 형성된 구조물의 게이트 폴리층(102)을 이방성 식각하여 형성하고자 하는 게이트 전극의 높이보다 위쪽 영역을 제거함으로써 원하는 부분만 남기고 제거하여 게이트 전극을 완성한다.

도 2g를 참조하면, 게이트 폴리층(102)의 좌,우측에 이온 주입 공정을 실시하여 LDD 영역(104)을 형성한다.

상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

전술한 바와 같이 본 발명은 게이트 전극의 측벽 스페이서를 별도로 형성할 필요가 없어 공정이 단순화되어 수율이 향상되며, 게이트 폴리층 위에 잔유물이 존재하지 않으므로 잔류 질화막에 의한 반도체 소자의 특성 저하 우려가 해소되는 효과가 있다.

도 1a 내지 도 1f는 종래 기술에 따른 게이트 형성 방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2g는 본 발명에 따른 게이트 형성 방법을 설명하기 위한 공정 단면도.

Claims (1)

1. 반도체 기판 상에 이후 형성하고자 하는 게이트 전극의 높이보다 더 높은 높이로 게이트 폴리층을 형성한 후 식각 마스크를 도포하여 상기 게이트 전극의 폭보다 더 넓은 폭을 갖도록 상기 식각 마스크를 패터닝 하는 제 1 단계와,

   상기 식각 마스크를 이용하여 상기 게이트 폴리층을 이방성 식각하여 상기 게이트 전극의 높이만큼 상기 게이트 폴리층을 남기고 1차 식각하는 제 2 단계와,

   상기 식각 마스크를 이용하여 상기 게이트 폴리층을 등방성 식각하여 측면으로도 식각이 이루어지게 2차 식각하여 상기 형성하고자 하는 게이트 전극의 높이까지는 상기 게이트 전극의 폭을 갖고 그 위쪽은 더 넓은 폭을 갖는 상기 게이트 폴리층을 형성하는 제 3 단계와,

   상기 게이트 폴리층의 좌,우측에 불순물 이온을 주입하여 상기 형성하고자 하는 게이트 전극의 높이보다 위쪽의 더 넓은 폭을 갖는 게이트 폴리층이 상기 불순물 이온의 주입을 차단하여 정의하는 소오스 및 드레인 영역을 형성하는 제 4 단계와,

   상기 게이트 폴리층 중에서 상기 형성하고자 하는 게이트 전극의 높이보다 위쪽 영역을 이방성 식각하여 제거함으로써 원하는 부분만 남기고 제거하여 게이트 전극을 완성하는 제 5 단계와,

   상기 완성된 게이트 전극의 좌,우측에 이온 주입 공정을 실시하여 LDD 영역을 형성하는 제 6 단계를 포함하는 반도체 소자의 게이트 형성 방법.