KR100501545B1 - 반도체 소자의 핀 에프이티 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 핀 FET 제조방법에 관한 것으로, 반도체 기판 상에 절연막을 형성하고, 절연막 상에 핀(Fin) 형성을 위한 제1 도전체를 증착하는 단계와, 제1 도전체 상에 패턴을 형성하고 등방성 건식 식각을 통해 제2 도전체를 라운딩하게 형성하는 단계와, 이온주입 공정을 이용하여 Vt-어드저스트 임플란트(Adjust Implant)를 형성하는 단계와, 게이트 절연막을 형성하고, 패턴을 이용하여 제3 도전체를 형성하는 단계와, 제3 도전체가 형성된 상태에서, 저농도 이온주입 공정을 이용하여 LDD 임플란트를 실시하는 단계와, 전면 식각 방법을 통해 스페이서 막을 형성하며, 소스/드레인 이온주입 공정을 실시하는 단계를 포함한다. 따라서, 반도체 소자의 수율을 향상시키며, 트랜지스터의 폭을 크게 하여 커런트 퍼포먼스를 향상시켜 우수한 게이트 리키지 특성을 얻을 수 있도록 하는 효과가 있다.
Description
본 발명은 반도체 소자의 핀 에프이티(FET) 제조방법에 관한 것으로, 특히, 슬로프 식각(Slope Etch) 및 화학적 건식 식각(Chemical Dry Etch, CDE)을 이용하여 핀의 탑(top)과 버텀(bottom)을 라운딩(rounding)하게 형성된 핀 FET의 제작 방법에 관한 것이다.
통상적으로, 핀 FET는 핀을 수직으로 형성하여 추후 게이트 절연막을 형성하여 추후 게이트 절연막을 형성함에 있어 핀 버텀 에지(fin bottom edge) 부위에서 게이트 절연막이 얇게 증착되거나 혹은 비정상적인 형성으로 인한 지오아이(Gate Oxide Intergrity, GOI) 페일(Fail) 가능성이 많다.
이로 인하여, 반도체의 수율이 떨어지며, 또한 트랜지스터의 폭이 좁게 되어 커런트 퍼포먼스를 감소시켜, 결국 게이트 리키지(gate leakage) 특성을 나빠지게 하는 문제점을 갖고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 그 목적은 슬로프 식각(Slope Etch) 및 CDE을 이용하여 핀의 탑(top)과 버텀(bottom)을 라운딩(rounding)지게 형성하여 게이트 리키지(gate leakage) 감소 및 GOI 페일 비율을 감소시키는 핀 FET를 제작할 수 있도록 하는 반도체 소자의 핀 FET 제조방법을 제공함에 있다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 일실시 예에 따른 반도체 소자의 핀 FET 제조과정에 대하여 도시한 도면이다.
즉, 도 1a를 참조하면, 반도체 기판(10) 상에 절연막(30)을 형성하고, 핀(Fin) 형성을 위한 막인 제1 도전체(50)를 절연막(30) 상에 증착한 다음, 제1 도전체(50) 상에 마스크 또는 감광막(55) 패턴을 형성한다. 여기서, 제1 도전체(50)는 폴리 실리콘을 이용한다.
다음으로, 도 1b를 참조하면, 마스크 또는 감광막(55)에 의해 형성된 패턴을 이용함과 동시에 등방성 건식 식각을 이용하여 제2 도전체(75)를 라운딩하에 형성하고, 마스크 또는 감광막(55)을 제거한 다음에, 이온주입공정을 통하여 Vt-어드저스트 임플란트(Adjust Implant)(60)를 실시한다. 여기서, 제1 도전체(50)를 식각 시에 슬로프 식각을 수행하며, 등방성 건식 식각시에 CF4/O2 화학적 방법을 이용한다.
이후, 도 1c를 참조하면, 도 1b의 상태에서, 제2 도전체(75) 상에 게이트 절연막(70)(도 3에 도시됨)을 형성하고, 게이트로 사용되도록 패턴을 이용하며 건식 식각을 통해 제3 도전체(90)를 형성한다.
여기서, 제3 도전체(90)는 폴리 실리콘을 이용하며, 또한 실리사이드(Silicide) 혹은 살리사이드(Salicide)를 이용한다. 그리고, 게이트 절연막(70)은 하프늄 옥시 질화막(HfOxNy) 계를 이용하고, 이 게이트 절연막(70)을 형성 시에 포밍 가스 어닐(Forming Gas Anneal)을 이용하며, 또한 에이엘디(Atomic Layer Deposition, ALD)를 이용한다. 또한, 리플렉토리 메탈(refractory metal) 옥시 질화막을 이용할 수 있다.
제3 도전체(90)가 형성된 상태에서, 도 1d와 같이, 저농도 이온주입공정을 통하여 LDD 임플란트(110)를 실시한다.
다음으로, 도 1e를 참조하면, LDD 임플란트(110)를 실시한 상태에서, 전면 식각 방법을 통해 스페이서 막(130)을 형성하며, 소스/드레인 이온주입 공정을 수행하여 소스/드레인을 형성한다. 여기서, 스페이서 막(130)은 질화막 및 산화막을 이용하며, 또한 질화막과 산화막의 복합적인 막을 이용한다.
도 2는 도 1e에서 소스/드레인 임플란트(150)를 실시한 핀 FET의 탑-뷰(top-view) 레이 아웃을 도시한 도면이다.
그리고, 도 3a는 도 2의 A-A 방향으로 잘랐을 경우의 단면을 도시한 도면이다.
도 3b는 도 2의 B-B 방향으로 잘랐을 경우의 단면, 즉 제1 도전체(50) 식각 시에 슬로프 식각을 적용한 후, 등방성 건식 식각 방법인 화학적 건식 식각(Chemical Dry Etch, CDE)을 이용하여 핀의 탑과 버텀을 라운딩하게 형성한 제2 도전체(75)의 프로파일을 도시한 도면이다.
여기서, 핀의 탑과 버텀을 라운딩지게 하여 후속 게이트 절연막(70)의 형성을 용이하게 하며, 추후 바이어스(bias) 인가시의 핀의 탑과 버텀에서의 스트레스를 최소화하도록 한다.
그리고, 도 3c는 도 3b의 핀 탑과 버텀(17)을 확대한 도면으로, 핀 탑과 버텀(17)이 라운딩 진 것을 명확하게 보여준다.
상기와 같이 설명한 본 발명은 슬로프 식각(Slope Etch) 및 CDE을 이용하여 핀의 탑(top)과 버텀(bottom)을 라운딩(rounding)지게 형성하여 게이트 리키지 감소 및 GOI 페일 비율을 감소시켜 반도체 소자의 수율을 향상시키며, 트랜지스터의 폭을 크게 하여 커런트 퍼포먼스를 향상시켜 우수한 게이트 리키지 특성을 얻을 수 있도록 하는 효과가 있다.
도 1은 본 발명의 일실시 예에 따른 반도체 소자의 핀 에프이티 제조 과정에 대하여 도시한 도면이고,
도 2는 도 1에서 소스/드레인 임플란트를 실시한 핀 FET의 탑-뷰(top-view) 레이 아웃을 도시한 도면이며,
도 3은 도 2의 A-A 방향 및 B-B 방향으로 잘랐을 경우의 크로스 섹션에 대하여 도시한 도면이다.
Claims (11)
- 반도체의 제조 방법에 있어서,상기 반도체 기판 상에 절연막을 형성하고, 상기 절연막 상에 핀(Fin) 형성을 위한 제1 도전체를 증착하는 단계와,패턴을 형성하고, 등방성 건식 식각을 통해 제2 도전체를 라운딩하게 형성하는 단계와,이온주입 공정을 통하여 Vt-어드저스트 임플란트(Adjust Implant)를 형성하는 단계와,상기 임플란트가 형성된 후, 게이트 절연막을 형성하며, 패턴을 이용하여 제3 도전체를 형성하는 단계와,저농도 이온주입공정을 통하여 LDD 임플란트 영역을 형성하는 단계와,상기 LDD 임플란트를 실시한 상태에서, 전면 식각 방법을 통해 스페이서 막을 형성하며, 소스/드레인 이온주입 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 1 항에 있어서,상기 제1 도전체는, 슬로프 식각을 수행하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 2 항에 있어서,상기 제1 도전체는, 폴리 실리콘을 이용하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 1 항에 있어서,상기 등방성 건식 식각 시에, CF4/O2를 화화적으로 이용하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 1 항에 있어서,상기 제3 도전체는, 폴리 실리콘을 이용하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 5 항에 있어서,상기 제3 도전체는, 실리사이드(Silicide) 또는 살리사이드(Salicide)를 이용하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 1 항에 있어서,상기 스페이서 막은, 질화막 또는 산화막을 이용하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 7 항에 있어서,상기 스페이서 막은, 질화막과 산화막의 복합적인 막을 이용하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막은, 리플렉토리 메탈(refractory metal) 옥시 질화막 성분으로 구성되는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 9 항에 있어서,상기 게이트 절연막은, 포밍 가스 어닐(Forming Gas Anneal)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
- 제 9 항에 있어서,상기 게이트 절연막은, 에이엘디(Atomic Layer Deposition)를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 핀 FET 제조방법.
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