KR100661229B1 - 반도체 소자의 핀형 트랜지스터 제조 방법 - Google Patents
반도체 소자의 핀형 트랜지스터 제조 방법 Download PDFInfo
- Publication number
- KR100661229B1 KR100661229B1 KR1020050133431A KR20050133431A KR100661229B1 KR 100661229 B1 KR100661229 B1 KR 100661229B1 KR 1020050133431 A KR1020050133431 A KR 1020050133431A KR 20050133431 A KR20050133431 A KR 20050133431A KR 100661229 B1 KR100661229 B1 KR 100661229B1
- Authority
- KR
- South Korea
- Prior art keywords
- fin
- gate
- film
- forming
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000004020 conductor Substances 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 239000010936 titanium Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
본 발명에 따르면, 반도체 기판 상에 서로 다른 제1 절연막 및 제2 절연막을 차례로 증착하고, 식각하여 홈을 형성한 후, 핀(fin)을 형성한다. 웰(well) 이온 주입 및 문턱 전압(Vt) 조절 이온주입을 수행하고, 제2 절연막을 제거한 후, 게이트 절연막 및 게이트 전도체층을 증착한다. 게이트 전도체층을 패터닝하여 게이트를 형성하고, 얕게 도핑된 드레인(LDD) 이온주입을 수행한 후, 스페이서를 형성한다. 소오스/드레인 이온주입을 수행하고, 스페이서를 제거한다. 게이트 및 핀 표면에 접촉하는 샐리사이드막을 형성하는 반도체 소자의 핀형 트랜지스터 제조 방법을 제시한다.
Fin, 누설 전류
Description
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 핀형 트랜지스터 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 핀형 트랜지스터(Fin FET) 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지고 고성능의 소자 형성이 요구됨에 따라, 트랜지스터 소자의 특성 개선을 위해 핀형 트랜지스터(Fin-FET) 구조가 제시되고 있다. 종래의 반도체 소자의 핀형 트랜지스터 제조 방법은 에스오아이(SOI) 기판을 사용하여 공정을 진행하고 있다. 이에 따라, SOI 기판을 구현하는 데 소모되는 비용이 크게 되므로, 핀형 트랜지스터를 제조하는 데 공정이 복잡하고 비용이 많이 드는 취약점을 가지고 있다. 또한, 소오스/드레인 영역의 저항이 상대적으로 큰 취약점을 가지고 있다.
따라서, 보다 감소된 비용으로 핀형 트랜지스터를 형성할 수 있는 방법의 개 발이 요구되고 있다. 또한, 상대적으로 큰 소오스/드레인 영역의 저항을 효과적으로 감소시킬 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 소오스/드레인 저항의 감소를 구현할 수 있고, 또한 제조 공정을 보다 더 단순화할 수 있는 반도체 소자의 핀형 트랜지스터(Fin FET) 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 기판 상에 서로 다른 제1 절연막 및 제2 절연막을 차례로 증착하는 단계; 상기 제2 및 제1 절연막을 선택적으로 식각하여 홈을 형성하는 단계; 상기 홈을 채우는 핀(fin)을 형성하는 단계; 상기 핀에 웰(well) 이온 주입 및 문턱 전압(Vt) 조절 이온주입을 수행하는 단계; 상기 제2 절연막을 제거하는 단계; 상기 핀 상에 게이트 절연막 및 게이트 전도체층을 증착하는 단계; 상기 게이트 전도체층을 패터닝하여 게이트를 형성하는 단계; 상기 게이트 인근의 상기 핀의 영역에 얕게 도핑된 드레인(LDD) 이온주입을 수행하는 단계; 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 노출된 상기 핀 부분에 소오스/드레인 이온주입을 수행하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 노출된 게이트 및 상기 핀 표면에 접촉하는 샐리사이드막을 형성하는 단계를 포함하는 반도체 소자의 핀형 트랜지스터 제조 방법을 제시한다.
상기 제1 절연막은 소자분리를 형성하게 대략 1000 내지 5000Å 두께의 실리 콘 산화막으로 형성되고, 상기 제2 절연막은 대략 500 내지 3000Å 두께의 실리콘 질화막으로 형성될 수 있다.
상기 제2 절연막의 두께에 의존하여 상기 핀의 높이가 조절될 수 있다.
상기 핀을 형성하는 단계는, 상기 홈을 채우는 전도체층을 형성하는 단계; 및 상기 전도체층을 상기 제2 절연막을 연마 정지막으로 이용하여 화학기계적연마(CMP)하는 단계를 포함할 수 있다.
상기 핀은 화학기상증착(CVD) 또는 선택적 폴리실리콘 방법으로 형성될 수 있다.
본 발명에 따르면, 소오스/드레인 저항의 감소를 구현할 수 있고, 또한 제조 공정을 보다 더 단순화할 수 있는 반도체 소자의 핀형 트랜지스터(Fin FET) 제조 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는, 반도체 기판 위에 버퍼(buffer)막으로써 실리콘 산화막과 실리콘 질화막을 사용하여 핀형 트랜지스터(Fin-FET)를 형성함으로써, 기존의 복잡한 핀형 트랜지스터 제조 공정을 보다 더 단순화할 수 있다. 또한, 소오스/드레인 영역이 형성될 지역의 샐리사이드(salicide)가 될 수 있는 영역의 면적을 보다 더 증가시킬 수 있어, 소오스/드레인 영역의 저항을 감소시킬 수 있다. 이에 따라, 트랜지스터의 전류 성능(current performance)을 크게 증가시킬 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 핀형 트랜지스터(Fin FET) 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1을 참조하면, 반도체 기판(100) 위에 서로 다른 제1 절연막(200)과 제2 절연막(300)을 차례로 증착한다. 예컨대, 1000 내지 5000Å 두께의 실리콘 산화막과 500 내지 3000Å 두께의 실리콘 질화막을 순차적으로 형성한다. 다음 식각 마스크(400)를 형성한다.
도 2를 참조하면, 식각 마스크(400)를 이용한 건식식각 방법으로 선택적 식각을 수행하여 제2 절연막(300) 및 제1 절연막(200)을 패터닝함으로써, 반도체 기판(100)을 노출하는 홈(501)을 형성하고, 식각 마스크(400)를 제거한다. 패터닝된 제1 절연막(200)은 소자분리막으로 이용될 수 있다.
이후에, 홈(501)을 채우는 반도체 층을 증착한 후 바람직하게 화학기계적연마(CMP) 방법을 이용하여, 반도체 핀(500)을 형성한다. 반도체 핀(500)은 화학기상증착(CVD) 또는 선택적 폴리실리콘 성장 방법 등으로 형성할 수 있다.
여기서, 패터닝된 제2 절연막 패턴(300)은 CMP 방법으로 반도체 핀(500)을 형성할 때, CMP 정지막으로 이용될 수 있다.
도 3을 참조하면, 이온주입 방법을 이용하여 웰(well) 이온 주입 및 문턱 전압(Vt) 조절 이온주입(505)을 수행한다.
도 4를 참조하면, 제2 절연막 패턴(300)을 바람직하게 인산 용액을 이용하는 습식 식각으로 선택적으로 제거한다. 이후에, 제2 절연막 패턴(300)의 제거에 의해 노출되는 반도체 핀(500) 상에 게이트 절연막(610)을 형성한다. 게이트 절연막(610)은 산화(oxidation)법, 물리적기상증착(PVD), CVD, 혹은 원자층증착(ALD) 방법으로 형성될 수 있다.
게이트 절연막(610) 상에 게이트 전도체층을 증착한다. 게이트 전도체층은 폴리실리콘, 티타늄 질화물(TiN), 티타늄/티타늄 질화물(Ti/TiN)의 복합층 또는 텅스텐 질화물(WxNy)을 이용하여 형성될 수 있다. 이후에, 게이트 마스크 패턴(도시되지 않음)을 이용하여 게이트 전도체층을 건식 식각 방법으로 선택적 식각을 수행하여 반도체 핀(500)을 가로지르는 게이트(630)를 형성한다. 이후에, 감광막으로 형성된 게이트 마스크 패턴을 제거한다.
도 5를 참조하면, 이온주입 방법을 이용하여 얕게 도핑된 드레인(LDD) 형성을 위한 LDD 이온주입(635)을 수행한다.
도 6을 참조하면, 게이트(630)의 측부에 스페이서를 위한 스페이서막을 증착한 후 전면 식각 방법을 이용하여 식각하여 스페이서(650)를 형성한다. 스페이서(650)는 산화막, 질화막 혹은 산화막과 질화막의 복합막으로 형성될 수 있다.
이후에, 이온주입 방법을 이용하여 소스/드레인 이온주입(637)을 수행한다.
도 7을 참조하면, 습식 식각 방법을 이용하여 스페이서(650)를 선택적으로 제거한다. 이후에, 게이트(630) 및 반도체 핀(500)의 노출되는 표면 부분에 샐리사이드막(700)을 형성한다. 이때, 샐리사이드막(700)은 티타늄(Ti)계 샐리사이드, 코발트(Co)계 실리사이드, 또는, 니켈(Ni)계 실리사이드를 포함하여 형성될 수 있다.
도 8을 참조하면, 도 1 내지 도 7을 참조하여 설명한 바와 같이 형성된 Fin-FET 구조의 평면 레이아웃(top view layout) 형상을 보여준다. 이때, 도 1 내지 도 7에 제시된 단면도들은 도 8의 B-B' 절단선을 따르는 단면들을 제시한 것으로 이해 될 수 있다. 또한, A-A' 절단선을 따르는 단면의 형상은 다음의 도 9에 제시된 바와 같이 도시될 수 있다.
도 9를 도 8 및 도 7과 함께 참조하면, 트랜지스터의 소오스/드레인 영역은 핀(500) 부분 중 제1 절연막 패턴(200)에 둘러싸인 부분(7)으로써, 이러한 부분(7) 상에 형성된 샐리사이드막(700) 부분에 해당되는 영역일 수 있다. 따라서, 샐리사이드된 영역이 상대적으로 크므로, 소오스/드레인 영역의 저항을 낮게 조절하는 것이 가능하다.
또한, 본 발명의 실시예에 따른 Fin-FET 제조 방법에서는, 반도체 기판(100) 위에 바로 Fin-FET을 형성함으로써 공정의 간소화가 가능하다. 따라서, 공정의 간소화를 통하여 비용 절감이 가능하다.
상술한 본 발명에 따르면, 본 발명의 실시예에 따른 Fin-FET 제조 방법에서는, 반도체 기판 위에 바로 Fin-FET을 형성함으로써 공정의 간소화가 가능하다. 따라서, 공정의 간소화를 통하여 비용 절감이 가능하다. 또한, 소오스/드레인 영역의 저항을 감소시키는 것이 가능하다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (5)
- 반도체 기판 상에 서로 다른 제1 절연막 및 제2 절연막을 차례로 증착하는 단계;상기 제2 및 제1 절연막을 선택적으로 식각하여 홈을 형성하는 단계;상기 홈을 채우는 핀(fin)을 형성하는 단계;상기 핀에 웰(well) 이온 주입 및 문턱 전압(Vt) 조절 이온주입을 수행하는 단계;상기 제2 절연막을 제거하는 단계;상기 핀 상에 게이트 절연막 및 게이트 전도체층을 증착하는 단계;상기 게이트 전도체층을 패터닝하여 게이트를 형성하는 단계;상기 게이트 인근의 상기 핀의 영역에 얕게 도핑된 드레인(LDD) 이온주입을 수행하는 단계;상기 게이트 측벽에 스페이서를 형성하는 단계;상기 스페이서에 노출된 상기 핀 부분에 소오스/드레인 이온주입을 수행하는 단계;상기 스페이서를 제거하는 단계; 및상기 노출된 게이트 및 상기 핀 표면에 접촉하는 샐리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제1 절연막은 1000 내지 5000Å 두께의 실리콘 산화막으로 형성되고, 상기 제2 절연막은 대략 500 내지 3000Å 두께의 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 제2 절연막의 두께에 의존하여 상기 핀의 높이가 조절되는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 핀을 형성하는 단계는상기 홈을 채우는 전도체층을 형성하는 단계; 및상기 전도체층을 상기 제2 절연막을 연마 정지막으로 이용하여 화학기계적연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 제조 방법.
- 제 1항에 있어서,상기 핀은 화학기상증착(CVD) 또는 선택적 폴리실리콘 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 핀형 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133431A KR100661229B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 핀형 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133431A KR100661229B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 핀형 트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100661229B1 true KR100661229B1 (ko) | 2006-12-22 |
Family
ID=37815522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050133431A KR100661229B1 (ko) | 2005-12-29 | 2005-12-29 | 반도체 소자의 핀형 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100661229B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101279195B1 (ko) * | 2011-10-04 | 2013-06-26 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ 디바이스 및 그 제조 방법 |
-
2005
- 2005-12-29 KR KR1020050133431A patent/KR100661229B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101279195B1 (ko) * | 2011-10-04 | 2013-06-26 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | ＦｉｎＦＥＴ 디바이스 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100214468B1 (ko) | 씨모스 소자 제조방법 | |
| KR101066975B1 (ko) | 3중 게이트 및 게이트 어라운드 ｍｏｓｆｅｔ 디바이스, 및그 제조 방법 | |
| US8692316B2 (en) | Isolation structures for FinFET semiconductor devices | |
| KR100945785B1 (ko) | 완전 실리사이드화 금속 게이트의 형성 방법 | |
| US9129986B2 (en) | Spacer chamfering for a replacement metal gate device | |
| KR100653536B1 (ko) | 반도체 소자의 핀 전계효과 트랜지스터 제조방법 | |
| KR20050096156A (ko) | 좁은 핀 ｆｉｎｆｅｔ | |
| CN110571141B (zh) | 金属栅极的制造方法和半导体器件的制造方法 | |
| US7348254B2 (en) | Method of fabricating fin field-effect transistors | |
| TWI807067B (zh) | 半導體結構與其形成方法、鰭狀場效電晶體裝置、與閘極結構 | |
| TW202107546A (zh) | 半導體裝置及其製造方法 | |
| KR100414735B1 (ko) | 반도체소자 및 그 형성 방법 | |
| KR100661229B1 (ko) | 반도체 소자의 핀형 트랜지스터 제조 방법 | |
| KR100563095B1 (ko) | 반도체 소자의 실리사이드 형성방법 | |
| TW202230524A (zh) | 半導體元件及其製造方法 | |
| KR0170515B1 (ko) | Gold구조를 갖는 반도체장치 및 그의 제조방법 | |
| CN109599366B (zh) | 半导体器件及其形成方法 | |
| KR100386452B1 (ko) | 반도체 장치의 제조방법 | |
| JP2002110966A (ja) | 半導体装置の製造方法および半導体装置 | |
| US20220328640A1 (en) | Source/drains in semiconductor devices and methods of forming thereof | |
| US7186603B2 (en) | Method of forming notched gate structure | |
| KR100596802B1 (ko) | 반도체 소자의 제조방법 | |
| JPWO2008081753A1 (ja) | Ｍｉｓ型電界効果トランジスタおよびその製造方法 | |
| KR100546723B1 (ko) | 반도체 소자의 폴리레지스터 형성방법 | |
| KR100596879B1 (ko) | 반도체 소자의 폴리레지스터형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |