KR20050096156A - 좁은 핀 ｆｉｎｆｅｔ - Google Patents

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Abstract

본 발명은 6nm 미만의 채널 폭을 갖는 좁은 채널 FinFET을 개시한다. 이 FinFET은 핀(140)을 포함하는바, 여기서 채널 영역은 NH4OH 식각 또는 반응성 이온 식각(RIE)을 이용하여 트리밍된다.

Description

좁은 핀 ＦＩＮＦＥＴ{NARROW FIN FINFET}
본 발명은 일반적으로 반도체 디바이스 및 그 제조 방법에 관한 것으로서, 특히 이중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 관한 것이다.
MOSFET 등의 트랜지스터는 대부분의 반도체 디바이스의 코어 형성 블록이다. 고성능 프로세서 등의 일부 반도체 디바이스는 수백만 개의 트랜지스터를 포함할 수 있다. 전형적으로, 이러한 디바이스에서는, 트랜지스터의 크기를 줄여 트랜지스터의 밀도를 증가시키는 것이 반도체 제조 분야에서 높은 우선 순위였다.
통상적인 MOSFET은 50nm 제조 공정 아래로 치수를 감소시키는 데에 어려움을 갖는다. 서브-50nm MOSFET을 개발하기 위해, 이중 게이트 MOSFET이 제안되었다. 몇몇 양상에서, 이중 게이트 MOSFET은 통상적인 벌크 실리콘 MOSFET 보다 우수한 특성을 제공한다. 이러한 개선은, 통상적인 MOSFET에서 처럼 단지 한측에만이 아니라, 이중 게이트 MOSFET이 채널의 양측에 게이트 전극을 갖기 때문에 이루어지는 것이다.
이제, 도면에 대해 설명하는바, 동일한 참조 부호로 나타낸 요소는 전체적으로 동일한 요소를 나타낸다.
도 1 및 2는 본 발명의 양상에 따른 FinFET의 형성을 나타내는 단면도이다.
도 3은 도 2에 나타낸 FinFET의 사시도이다.
도 4는 도 3에 나타낸 FinFET의 평면도이다.
도 5는 도 4의 라인(A-A')을 따라 절취한 단면도이다.
도 6은 도 3에 나타낸 FinFET의 평면도이다.
도 7은 도 4의 라인(A-A')을 따라 절취한 단면도이다.
도 8은 도 7에 나타낸 FinFET의 평면도이다.
도 9 및 10은 FinFET의 단면도이다.
도 11은 완전한 FinFET의 평면도이다.
도 12 내지 도 15는 본 발명의 제 2 실시예에 따른 FinFET의 단면도이다.
도 16 내지 18은 SiGe층 주위에 형성된 이중 게이트 FinFET의 단면도이다.
본 발명에 따른 구현은 얇은 채널 영역을 갖는 이중 게이트 MOSFET 및 그 제조 방법을 제공한다.
본 발명의 일 양상은 절연층 위에 형성되는 소스 및 드레인 구조를 포함하는 MOSFET 디바이스에 관련된다. 핀 구조가 소스와 드레인 사이의 절연층 위에 형성된다. 이러한 핀 구조는 핀 구조의 채널 영역으로부터 형성되는 얇아진 영역(thinned region)을 포함한다. 보호층이 핀 구조의 적어도 얇아진 영역 위에 형성된다. 보호층은 얇아진 영역의 폭 보다 넓은 폭을 갖는다. 유전층이 핀 구조의 적어도 일부 주위에 형성되고, 게이트가 유전층 및 핀 구조 주위에 형성된다.
본 발명의 다른 양상은 MOSFET 디바이스 제조 방법에 관련된다. 이 방법은 절연층 위에 소스, 드레인 및 핀 구조를 형성하는 단계를 포함한다. 핀 구조의 일부는 MOSFET에 대한 채널의 역할을 한다. 이 방법은 핀 구조 위에 보호층을 형성하는 단계 및 보호층을 상당히 트리밍(trimming)하지 않으면서 핀 구조를 약 3nm 내지 6nm의 폭으로 트리밍하는 단계를 더 포함한다. 이 방법은 핀 구조 주위에 유전층을 성장시키는 단계 및 이 유전층 주위에 폴리실리콘층을 증착하는 단계를 더 포함한다. 폴리실리콘층은 MOSFET에 대한 게이트 영역의 역할을 한다.
본 발명의 하기의 상세한 설명은 첨부 도면을 참조한다. 서로 다른 도면에 있어서의 동일한 참조 부호는 동일하거나 유사한 요소를 나타낸다. 또한, 하기의 상세한 설명은 본 발명을 한정하지 않는다. 대신에, 본 발명의 범위는 첨부된 청구항 및 그 등가에 의해 규정된다.
본원에서 이용되는 FinFET이라는 용어는 도전성 채널이 수직 Si "핀"에 형성되는 MOSFET의 타입을 말한다. FinFET은 종래에 일반적으로 알려져있다.
도 1은 FinFET(100)에 대한 시작 구조의 도핑을 나타내는 단면도이다. FinFET(100)은 실리콘 온 인슐레이터(SOI) 구조를 포함하는바, 이는 실리콘 그리고/또는 게르마늄 기판(110) 위에 형성된 매몰 산화물(BOX)층(120), 및 BOX층(120) 위의 실리콘층(130)을 포함한다. 대안적으로, 실리콘층(130)은 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예시적인 구현에서, BOX층(120)은 약 200nm 내지 약 400nm 범위의 두께를 갖고, 실리콘층(130)은 약 30nm 내지 약 100nm 범위의 두께를 갖는다. 다음으로, 산화물층(예를 들어, SiO2) 그리고/또는 질화물층(예를 들어, Si3N4) 등의 보호층이 증착되어, 후속 식각 동안 보호 캡의 역할을 한다.
이후, 실리콘층(130) 및 보호층을 식각하여 실리콘 핀(140)을 형성하는바, 이 핀(140)의 상부에는 보호층(150 및 160)이 있다(도 2). 보호층(150)은 산화물층이 될 수 있고, 보호층(160)은 질화물층이 될 수 있다. 보호층(150)은 예를 들어 약 15nm의 두께를 가질 수 있고, 보호층(160)은 약 50 내지 75nm 범위의 두께를 가질 수 있다.
이후, 핀(140)의 단부에 인접하게 소스 영역 및 드레인 영역을 형성한다. 일 구현예에서는, 실리콘층(130)을 패터닝하고 식각하여, 핀(140)과 동시에 소스 및 드레인 영역을 형성한다. 일 구현예에서는, 다른 실리콘층을 통상적인 방식으로 증착 및 식각하여, 소스 영역 및 드레인 영역을 형성한다. 도 3은 핀(140)의 단부에 인접하게 소스 영역(310) 및 드레인 영역(320)이 형성되어 있는 FinFET(100)의 사시도이다.
도 4는 소스 영역(310), 드레인 영역(320) 및 핀(140)을 갖는 FinFET(100)의 개략적인 평면도이다. 도 4에서는, 도 1, 2의 라인(A-A')을 따라 절취한다.
다음으로, FinFET(100) 위에 TEOS(테트라에틸오쏘실리케이트)층(501)을 증착한다. 도 5는 도 4의 라인(A-A')을 따라 절취한 FinFET(100)의 단면도로서, TEOS층(501) 을 나타낸다. TEOS층(501)을 어닐링하고 평탄화하여, FinFET(100)의 상부에 비교적 평탄한 표면을 생성한다.
TEOS층(501) 내에 다마신 게이트 마스크를 정의하고 패터닝한다. 구체적으로, TEOS층(501) 내에 트렌치를 형성한다. 이후, 식각을 통해 TEOS층(501) 내에 게이트 영역을 개방한다. 도 6은 TEOS층(501)의 영역(602)이 개방된 부분으로서 도시되어 있는 FinFET(100)의 평면도이다. 보다 구체적으로, 마스크를 이용하여, 나머지 TEOS층(501)을 유지하면서, 영역(602) 내의 TEOS가 식각될 수 있게 한다. 일 구현예에서, 작은 게이트 길이를 얻기 위해 게이트 영역을 패터닝하는 것은 영역(602) 내의 TEOS 위에 약 50 내지 70nm의 깊이로 폴리실리콘층을 증착함으로써 수행한다. 이러한 폴리실리콘층을 패터닝하여, 매우 얇은 폴리실리콘 라인을 남긴다. 이후, 산화물층을 약 120 내지 150nm 증착한 다음, 폴리실리콘의 상부까지 연마한다. 다음으로, 폴리실리콘층을 식각하여 제거한다. 이후, 나머지 산화물층을 TEOS 식각을 위한 마스크로서 이용하여, 영역(602) 내의 TEOS를 식각한다.
다음으로, 핀(140)을 얇게 한다. 일 실시예에서는, 핀(140)이 10nm 내지 15nm의 폭으로부터 약 3nm 내지 6nm의 폭으로 감소될 때 까지, FinFET(100)을 NH4OH에 노출시킴으로써 핀(140)을 얇게 한다. 이러한 박형화(thinning) 공정은, 핀이 약 2Å/min의 속도로 트리밍될 수 있도록 비교적 느리고 제어된 속도로 수행된다. 도 4의 라인(A-A')을 따라 절취한 단면도인 도 7은 이러한 방식으로 얇아진 핀을 도시한다. 도 8은 도 7의 대응하는 평면도이다. 도 7 및 8에 나타낸 바와 같이, 핀(140)을 얇게 한 후, FinFET(100)은 산화물층(150) 및 질화물층(160)의 아래에 형성된 캐비티(cavity)를 포함한다.
도 9에 나타낸 바와 같이, 핀(140)의 측면에 게이트 유전층(901)을 성장시킨다. 게이트 유전층(901)은 0.6 내지 1.2nm로 얇아질 수 있다. 대안적으로, 0.6 내지1.2nm의 등가 산화물 두께(EOT)를 갖는 높은 k 층을 핀(140)의 측면에 형성할 수 있다.
다음으로, 도 10을 참조하여, FinFET(100) 위에 폴리실리콘층을 통상적인 방식으로 증착한다. 게이트 도핑 마스크를 이용하여 폴리실리콘층을 도핑한다. 인으로 NMOS 디바이스를 도핑하고, 붕소로 PMOS 디바이스를 도핑한다. 폴리실리콘을 질화물층(160)의 레벨까지 평탄화하여, 2개의 개별적인 폴리실리콘 영역(1001A 및 1001B)을 형성한다. 폴리실리콘 영역(1001A 및 1001B)을 패터닝하고 식각하여, FinFET(100)의 게이트를 형성한다. 따라서, 폴리실리콘 영역(1001A 및 1001B)은 2개의 전기적으로 독립적인 게이트를 형성한다. 다른 구현에서는, 폴리실리콘 영역(1001A 및 1001B)을 Si3N4층(160)의 레벨까지 연마하지 않는다. 대신에, 단일 폴리실리콘층이 Si3N4층(160)을 커버한다. 이 상황에서, 폴리실리콘층은 FinFET(100)에 대한 단일의 어드레스가능한 게이트를 형성한다.
다음으로, 게이트 영역(602)에 마스크를 적용한다. 게이트 영역(602)을 보호하기 위한 마스크를 이용하게 되면, TEOS층(501)을 제거하기 위한 등방성 습식 식각을 이용하여, 소스/드레인 영역(310 및 320) 위에 증착된 보호 SiO2층(150) 및 Si3N4층(160)과 TEOS층(501)이 식각된다.
소스/드레인 영역(310 및 320)의 표면이 노출된 후, FinFET(100) 상에 이온 주입을 행하여 소스(310) 및 드레인(320)을 도핑한다. 구체적으로, NMOS FinFET에 대해서는, 인을 5 내지 10keV로 1015 atoms/cm2의 주입량(dosage) 만큼 주입한다. PMOS FinFET에 대해서는, 붕소를 2 내지 5keV로 1015 atoms/cm2의 주입량 만큼 주입한다.
이온 주입 이후, FinFET(100) 상에서 실리사이드화(즉, 자기 정렬 실리사이드 공정)를 수행한다. 이 공정에서는, 텅스텐, 코발트, 티타늄, 탄탈륨, 몰리브덴, 니켈, 어븀(eribium) 또는 플래티넘 등의 금속을 폴리실리콘 (게이트) 영역(1001A 및 1001B), 소스 영역(310) 및 드레인 영역(320) 위에 증착한다. 이후, 열 어닐링을 행하여 금속-실리사이드 화합물을 생성한다. 도 11은 어닐링 이후의 FinFET(100)의 평면도이다. 도 11을 참조하여, 크로스해칭(cross-hatching)은 2개의 게이트 영역 및 소스/드레인 영역(310 및 320) 위의 금속-실리사이드 화합물을 나타낸다. 게이트 영역은 폴리실리콘 영역(1001A 및 1001B)의 단부에 형성되는 게이트 패드(1101 및 1102)를 포함한다. 도 11의 점선으로 나타낸 바와 같이, 결과적인 FinFET(100)은 얇은 핀 채널 영역(140)을 포함한다. 하지만, 도 10에 나타낸 바와 같이, 보호층(150 및 160)은 핀(140) 보다 폭이 넓다. 유익하게는, 결과적인 얇은 채널 MOSFET은 개선된 쇼트 채널 제어를 제공한다.
도 5로 돌아가서, 대안적인 실시예에서는, 핀(140)을 NH4OH에 노출시킴으로써 이를 얇게 하는 대신에, 반응성 이온 식각(RIE) 공정을 통해 핀(140)을 트리밍할 수 있다. 일반적으로, 그리고 당업계에 알려져 있는 바와 같이, RIE는 플라즈마 식각의 변형으로서, 식각 동안, 반도체 웨이퍼는 RF 파워 전극 위에 놓여진다. 본 실시예에서, 핀(140)은 처음에 RIE에 의해 얇게 되어, 핀(140)의 폭을 약 3nm 내지 6nm의 폭으로 줄인다.
다음으로, 도 12의 핀(1240)으로 나타낸 바와 같이, 식각 공정을 통해 보호층(150 및 160)을 제거하여 핀을 노출시킨다.
다음으로, 도 13에 나타낸 바와 같이, 보호층(150 및 160)의 식각에 의해 야기되는 식각 손상을 제거하기 위해, 핀(1240)의 노출면에 희생 산화물층(1301)을 형성한다. 희생 산화물층은 약 0.6nm 내지 1.2nm의 두께로 성장되거나 또는 형성되며, 또한 게이트 유전층의 기능을 한다. 대안적으로, 0.6 내지 1.2nm의 등가 산화물 두께(EOT)를 갖는 부가적인 산화물층 또는 높은 k 층(1401)을 핀(140)의 측면에 형성한다.
다음으로, 도 15를 참조하여, FinFET(1200) 위에 폴리실리콘층을 통상적인 방식으로 증착한다. 이 폴리실리콘층을 산화물층(1301)의 레벨까지 평탄화하여, 2개의 개별적인 폴리실리콘 영역(1201A 및 1201B)을 형성한다. 폴리실리콘 영역(1201A 및 1201B)은 FinFET(1200)의 게이트를 형성한다. 따라서, 폴리실리콘 영역(1201A 및 1201B)은 2개의 전기적으로 독립적인 게이트를 형성한다. 다른 구현에서는, 폴리실리콘 영역(1201A 및 1201B)을 산화물층(1301)의 레벨까지 연마하지 않는다. 대신에, 단일 폴리실리콘층이 산화물층(1301)을 커버한다. 이러한 상황에서, 폴리실리콘층은 FinFET(1200)에 대한 단일의 어드레스가능한 게이트를 형성한다.
다음으로, FinFET(1200)의 게이트 영역에 마스크를 적용한다. 게이트 영역을 보호하기 위한 마스크를 이용하여, 소스/드레인 영역(310 및 320) 위에 증착된 부가적인 보호층들 및 TEOS층(501)을 FinFET(1200)의 나머지 부분으로부터 식각하여 제거한다.
소스/드레인 영역(310 및 320)의 표면을 노출시킨 후, FinFET(1200) 위에 이온 주입을 행한다. 이에 의해, 소스(310) 및 드레인(320)을 효과적으로 도핑한다. 구체적으로, NMOS FinFET에 대해서는, 인을 5 내지 10keV로 1015 atoms/cm2의 주입량 만큼 주입한다. PMOS FinFET에 대해서는, 붕소를 2 내지 5keV로 1015 atoms/cm2의 주입량 만큼 주입한다.
이온 주입 이후, FinFET(100) 상에서 실리사이드화(즉, 자기 정렬 실리사이드 공정)를 수행한다. 이 공정에서는, 텅스텐, 코발트, 티타늄, 탄탈륨 또는 몰리브덴 등의 금속을 폴리실리콘 (게이트) 영역(1201A 및 1201B), 소스 영역(310) 및 드레인 영역(320) 위에 증착한다. 이후, 열 어닐링을 행하여 금속-실리사이드 화합물을 생성한다. 이때, FinFET(1200)의 평면도는 도 11에 나타낸 FinFET(200)과 유사하다.
다른 구현
어떠한 상황에서는, 스트레인드(strained) 실리콘 FinFET을 형성하는 것이 바람직하다. 도 16 내지 18은 도 4의 라인(A-A')을 따라 절취한 FinFET(1600)의 단면도이다.
도 16을 참조하여, SiGe층(1610)을 매몰 산화물층(1601) 위에 형성한다. 질화물층(1620)을 SiGe층(1610) 위에 형성한다. SiGe층(1610) 및 질화물층(1620)의 구성은 도 7에 나타낸 얇은 핀과 유사한 방식으로 형성될 수 있다. 따라서, SiGe층(1610) 및 질화물층(1620)이 먼저 동일한 폭을 갖도록 식각된 다음, SiGe층(1610)이 측면으로 식각되어 얇은 SiGe층(1610)을 형성한다. SiGe층(1610)은 약 5nm 내지 15nm의 폭을 가질 수 있다.
다음으로, 도 17을 참조하여, SiGe층의 주위에 Si층(1611)을 약 5nm 내지 10nm의 폭으로 에피텍셜 성장시킨다. Si층(1611)을 성장시킨 후, 게이트 유전층(1612)을 형성한다. 게이트 유전층(1612)은 0.6 내지 1.2nm 정도로 얇다.
다음으로, 도 18을 참조하여, FinFET(1600) 위에 폴리실리콘층(1801)을 통상적인 방식으로 증착한다. 이후, 폴리실리콘층을 패터닝 및 식각하여, FinFET(1600)의 게이트를 형성한다. 또한, 폴리실리콘층(1801)을 질화물층(1620)의 레벨까지 아래로 평탄화한다. 이 시점에서, 상기 설명한 방식으로 FinFET(1600)을 완료한다.
일부 MOSFET은 단일의 매몰 산화물층 위에 위치되는 PMOS FinFET 및 NMOS FinFET을 모두 갖는다. 이러한 구현에서 실리사이드화(예를 들어, 상기 설명한 실리사이드화)를 수행할 때, 선택적인 실리사이드화는 적절한 금속의 무전해 도금에 의해 달성된다. 또한, 2개 또는 그 이상의 서로 다른 실리사이드가 이용될 수 있다. 한 실리사이드(예를 들어, Co, Ni, 희토류 금속 Er, Eu, Ga, Sm)를 NMOS FinFET에 대해 이용하고, 다른 실리사이드(예를 들어, Pt)를 PMOS FinFET에 대해 이용할 수 있다. 이러한 상황에서는, 먼저 PMOS FinFET이 포토레지스트에 의해 커버된 다음, NMOS 금속이 증착된다. 이후, PMOS FinFET 위의 포토레지스트가 제거되고, NMOS FinFET 위에 다른 포토레지스트층이 적용된다. 이때, PMOS 금속이 적용된다. 이후, 열 어닐링을 수행하여, 금속-실리사이드 화합물을 생성한다.
결론
본원에서는 좁은 핀을 갖는 FinFET 및 좁은 핀 FinFET의 제조 방법을 설명하였다. 좁은 핀은, 보다 우수한 쇼트 채널 제어를 포함하여, FinFET에 많은 장점을 제공한다.
상기 설명에서는, 본 발명을 완전하게 이해할 수 있도록, 구체적인 물질, 구조, 화학 물질, 공정 등의 구체적인 많은 세부 사항을 설명하였다. 하지만, 본 발명은 본원에서 구체적으로 설명되는 세부 사항을 이용하지 않고서도 실행될 수 있다. 다른 경우에 있어서는, 본 발명의 취지를 쓸데없이 애매하게 하지 않도록 하기 위해, 잘 알려진 공정 구조에 대해서는 상세하게 설명하지 않았다.
본 발명에 따라 반도체 디바이스를 제조하는 데에 이용되는 유전층 및 도전층은 통상적인 증착 기술에 의해 증착될 수 있다. 예를 들어, 저압 화학 기상 증착(LPCVD) 및 엔핸스트 화학 기상 증착(ECVD)을 포함하는 다양한 타입의 화학 기상 증착(CVD) 공정 등의 금속화 기술이 이용될 수 있다.
본 발명은 반도체 디바이스, 특히 100nm 및 그 미만의 설계 특성을 갖는 반도체 디바이스의 제조에 적용되어, 트랜지스터 및 회로 속도를 증가시키고, 신뢰성을 향상시킨다. 본 발명은 다양한 타입의 반도체 디바이스의 어느 것의 형성에도 적용될 수 있기 때문에, 본 발명의 취지를 애매하게 하는 것을 막기 위해 그 세부 사항에 대해서는 설명하지 않았다. 본 발명을 실행함에 있어서는, 통상적인 포토리소그래피 기술 및 식각 기술을 이용하기 때문에, 본원에서는 이러한 기술의 세부 사항에 대해 상세히 설명하지 않았다.
본원에서는 본 발명의 바람직한 실시예 및 적용가능한 일부 예에 대해서만 개시하여 설명하였다. 이해될 사항으로서, 본 발명은 기타 많은 결합 및 환경에서 이용될 수 있고, 본원에서 설명되는 발명의 개념의 범위 내에서 변형될 수 있다.

Claims (9)

  1. 절연층(120) 위에 형성되는 소스(310) 및 드레인(320)과, 상기 소스(310) 및 상기 드레인(320) 사이의 절연층 위에 형성되는 핀 구조(140)를 포함하는 MOSFET 디바이스에 있어서,
    상기 핀 구조의 채널 영역에 형성되는 얇아진 영역과;
    상기 핀 구조의 적어도 상기 얇아진 영역 위에 형성되는 보호층(150, 160)과, 여기서 상기 보호층은 상기 얇아진 영역의 폭 보다 넓은 폭을 가지며;
    상기 핀 구조의 적어도 채널 부분 주위에 형성되는 유전층(901)과; 그리고
    상기 유전층 및 상기 핀 구조 주위의 상기 절연층 위에 형성되는 게이트(1101, 1102)를 포함하는 것을 특징으로 하는 MOSFET 디바이스.
  2. 제 1 항에 있어서,
    상기 얇아진 영역은 약 3 내지 6nm의 폭을 갖는 것을 특징으로 하는 MOSFET 디바이스.
  3. 제 1 항에 있어서, 상기 보호층은:
    산화물층(150)과; 그리고
    상기 산화물층 위에 형성되는 질화물층(160)을 포함하는 것을 특징으로 하는 MOSFET 디바이스.
  4. 제 3 항에 있어서,
    상기 산화물층(150)은 약 15nm의 깊이로 증착되고, 상기 질화물층(160)은 약 50nm 내지 75nm의 깊이로 증착되는 것을 특징으로 하는 MOSFET 디바이스.
  5. 제 1 항에 있어서,
    상기 유전층(901)은 약 0.6 내지 약 1.2nm의 두께인 것을 특징으로 하는 MOSFET 디바이스.
  6. 제 1 항에 있어서,
    상기 게이트는 폴리실리콘을 포함하는 것을 특징으로 하는 MOSFET 디바이스.
  7. 제 1 항에 있어서,
    상기 MOSFET 디바이스는 FinFET인 것을 특징으로 하는 MOSFET 디바이스.
  8. MOSFET 디바이스 제조 방법으로서,
    절연층(120) 위에 소스(310), 드레인(320) 및 핀 구조(140)를 형성하는 단계와, 여기서 상기 핀 구조의 일부는 상기 MOSFET에 대한 채널로서 작용하며;
    상기 핀 구조 위에 보호층(150, 160)을 형성하는 단계와;
    상기 보호층을 상당히 트리밍하지 않으면서, 상기 핀 구조를 약 3nm 내지 6nm의 폭으로 트리밍하는 단계와;
    상기 핀 구조 주위에 유전층을 형성하는 단계와; 그리고
    상기 유전층 주위에, 상기 MOSFET에 대한 게이트 영역의 역할을 하는 폴리실리콘층을 증착하는 단계를 포함하는 것을 특징으로 하는 MOSFET 디바이스 제조 방법.
  9. 제 8 항에 있어서,
    상기 보호층을 형성하는 단계는:
    산화물을 약 15nm의 깊이로 증착하는 단계와; 그리고
    질화물층을 약 50nm 내지 75nm의 깊이로 증착하는 단계를 포함하는 것을 특징으로 하는 MOSFET 디바이스 제조 방법.
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