JP2002289871A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
(57)【要約】
【課題】ソース及びドレインの形成が容易なＤｏｕｂｌ
ｅ−ｇａｔｅＦＤＭＩＳＦＥＴを提供すること。 【解決手段】一部に半導体層１０３が形成された基板
と、半導体層１０３の対向する両側面上に形成されたゲ
ート絶縁膜１０５と、ゲート絶縁膜１０５上に形成さ
れ、金属材料からなるゲート電極１０６と、ゲート絶縁
膜１０５が形成されていない半導体層１０３の対向する
両側面上に形成され、該半導体層１０３とショットキー
接合されたソース及びドレイン電極１０７とを具備す
る。
ｅ−ｇａｔｅＦＤＭＩＳＦＥＴを提供すること。 【解決手段】一部に半導体層１０３が形成された基板
と、半導体層１０３の対向する両側面上に形成されたゲ
ート絶縁膜１０５と、ゲート絶縁膜１０５上に形成さ
れ、金属材料からなるゲート電極１０６と、ゲート絶縁
膜１０５が形成されていない半導体層１０３の対向する
両側面上に形成され、該半導体層１０３とショットキー
接合されたソース及びドレイン電極１０７とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネルを２つの
ゲート電極で挟んだ構造のＭＩＳＦＥＴを具備する半導
体装置及びその製造方法に関する。
ゲート電極で挟んだ構造のＭＩＳＦＥＴを具備する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】チャネルを２つのゲート電極で挟んだ構
造（ダブルゲート）を特徴とするＭＩＳＦＥＴが提案さ
れている。この構造を用いれば、ゲートの制御力が強い
ためＬＳＩの微細化をさらに押し進めることが可能にな
り、またチャネルの不純物濃度を低減できるため、（不
純物散乱やチャネルに対して垂直な方向の電界を低減で
きるので）キャリアの移動度を向上させ、大きな駆動電
流を得ることができる。また、完全空乏化素子であるか
ら、Ｓ−ｆａｃｔｏｒを理想的な値である６０ｍＶ／ｄ
ｅｃａｄｅ近くまで低減できるというメリットがある。
造（ダブルゲート）を特徴とするＭＩＳＦＥＴが提案さ
れている。この構造を用いれば、ゲートの制御力が強い
ためＬＳＩの微細化をさらに押し進めることが可能にな
り、またチャネルの不純物濃度を低減できるため、（不
純物散乱やチャネルに対して垂直な方向の電界を低減で
きるので）キャリアの移動度を向上させ、大きな駆動電
流を得ることができる。また、完全空乏化素子であるか
ら、Ｓ−ｆａｃｔｏｒを理想的な値である６０ｍＶ／ｄ
ｅｃａｄｅ近くまで低減できるというメリットがある。
【０００３】しかしながら、ＳＯＩ（Silicon on insul
ator）基板を用いたｐｌａｎａｒ型ｄｏｕｂｌｅ−ｇａ
ｔｅＦＤ（Fully-depleted）ＳＯＩ−ＭＩＳＦＥＴは、
製造が非常に難しいため、チャネルを縦型（Ｖｅｒｔｉ
ｃａｌ）にしたＦｉｎＦＥＴ構造（ダブル側壁ゲートＦ
ＥＴ）が提案されている（参考文献：登録特許第２７６
８７１９号公報）。この構造ではＳｉの薄い壁（Ｆｉ
ｎ）を左右のゲートで挟み込むことで、Ｄｏｕｂｌｅ−
ｇａｔｅＦＤＭＩＳＦＥＴを形成する。Ｆｉｎ−ＦＥＴ
の問題点の一つは、Ｓｉ−Ｆｉｎの両側面にソース／ド
レイン拡散層を形成するのが困難であることである。斜
めイオン注入（プロセス困難）や固相拡散（抵抗増大の
懸念）技術が必要となってしまう。また、Ｄｏｕｂｌｅ
−ｇａｔｅＭＩＳＦＥＴ共通の問題点として、しきい値
電圧を制御しにくいことがあげられる。（従来のような
チャネルドーピングによるしきい値制御ができなくなる
ため、ＬＳＩの中に異なるしきい値のトランジスタを形
成しにくい。）また、ＳＯＩ基板を用いたＦｉｎ−ＦＥ
Ｔではセルフヒーティング現象が発生し特性が劣化する
問題があった。
ator）基板を用いたｐｌａｎａｒ型ｄｏｕｂｌｅ−ｇａ
ｔｅＦＤ（Fully-depleted）ＳＯＩ−ＭＩＳＦＥＴは、
製造が非常に難しいため、チャネルを縦型（Ｖｅｒｔｉ
ｃａｌ）にしたＦｉｎＦＥＴ構造（ダブル側壁ゲートＦ
ＥＴ）が提案されている（参考文献：登録特許第２７６
８７１９号公報）。この構造ではＳｉの薄い壁（Ｆｉ
ｎ）を左右のゲートで挟み込むことで、Ｄｏｕｂｌｅ−
ｇａｔｅＦＤＭＩＳＦＥＴを形成する。Ｆｉｎ−ＦＥＴ
の問題点の一つは、Ｓｉ−Ｆｉｎの両側面にソース／ド
レイン拡散層を形成するのが困難であることである。斜
めイオン注入（プロセス困難）や固相拡散（抵抗増大の
懸念）技術が必要となってしまう。また、Ｄｏｕｂｌｅ
−ｇａｔｅＭＩＳＦＥＴ共通の問題点として、しきい値
電圧を制御しにくいことがあげられる。（従来のような
チャネルドーピングによるしきい値制御ができなくなる
ため、ＬＳＩの中に異なるしきい値のトランジスタを形
成しにくい。）また、ＳＯＩ基板を用いたＦｉｎ−ＦＥ
Ｔではセルフヒーティング現象が発生し特性が劣化する
問題があった。
【０００４】
【発明が解決しようとする課題】上述したように、Ｄｏ
ｕｂｌｅ−ｇａｔｅＦＤＦｉｎ- ＭＩＳＦＥＴには、ソ
ース及びドレイン拡散層を形成することが困難であると
いう問題があった。また、セルフヒーティング現象が発
生し、素子の特性が劣化するという問題があった。
ｕｂｌｅ−ｇａｔｅＦＤＦｉｎ- ＭＩＳＦＥＴには、ソ
ース及びドレイン拡散層を形成することが困難であると
いう問題があった。また、セルフヒーティング現象が発
生し、素子の特性が劣化するという問題があった。
【０００５】本発明の目的は、ソース及びドレインの形
成が容易、且つセルフヒーティングの発生を抑制し、素
子の長寿命化を図り得る半導体装置及びその製造方法を
提供することにある。
成が容易、且つセルフヒーティングの発生を抑制し、素
子の長寿命化を図り得る半導体装置及びその製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【０００７】（１）本発明の半導体装置は、一部に、ほ
ぼ直方体状の半導体層が形成された基板と、前記半導体
層の対向する一対の側面上にそれぞれ形成されたゲート
絶縁膜と、このゲート絶縁膜上に形成され、金属材料か
らなるゲート電極と、前記ゲート絶縁膜が形成されてい
ない半導体層の対向する一対の側面上に形成され、該半
導体層とショットキー接合された金属材料からなるソー
ス及びドレイン電極とを具備するＭＩＳＦＥＴを具備し
てなることを特徴とする。
ぼ直方体状の半導体層が形成された基板と、前記半導体
層の対向する一対の側面上にそれぞれ形成されたゲート
絶縁膜と、このゲート絶縁膜上に形成され、金属材料か
らなるゲート電極と、前記ゲート絶縁膜が形成されてい
ない半導体層の対向する一対の側面上に形成され、該半
導体層とショットキー接合された金属材料からなるソー
ス及びドレイン電極とを具備するＭＩＳＦＥＴを具備し
てなることを特徴とする。
【０００８】本発明の好ましい実施態様を以下に記す。
前記基板は、ＳＯＩ基板であること。前記基板上に、前
記ゲート電極の仕事関数が異なる複数のＭＩＳＦＥＴが
混在して形成されていること。前記基板上に、前記ソー
ス及びドレイン電極の仕事関数が異なる複数のＭＩＳＦ
ＥＴが混在して形成されていること。
前記基板は、ＳＯＩ基板であること。前記基板上に、前
記ゲート電極の仕事関数が異なる複数のＭＩＳＦＥＴが
混在して形成されていること。前記基板上に、前記ソー
ス及びドレイン電極の仕事関数が異なる複数のＭＩＳＦ
ＥＴが混在して形成されていること。
【０００９】（２）本発明の半導体装置は、基板の一部
に、ほぼ直方体状の半導体層を形成する工程と、前記半
導体層の対向する一対の側面に沿ったゲート絶縁膜と、
前記ゲート絶縁膜上に金属材料で構成されたゲート電極
と、前記半導体層を覆うと共に該ゲート電極の周囲を囲
う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前
記半導体層の前記ゲート絶縁膜が形成されていない対向
する両側面が露出する溝を形成する工程と、前記溝内
に、前記半導体層とショットキー接合する金属材料から
なるソース及びドレイン電極を形成する工程とを含むこ
とを特徴とする。
に、ほぼ直方体状の半導体層を形成する工程と、前記半
導体層の対向する一対の側面に沿ったゲート絶縁膜と、
前記ゲート絶縁膜上に金属材料で構成されたゲート電極
と、前記半導体層を覆うと共に該ゲート電極の周囲を囲
う層間絶縁膜を形成する工程と、前記層間絶縁膜に、前
記半導体層の前記ゲート絶縁膜が形成されていない対向
する両側面が露出する溝を形成する工程と、前記溝内
に、前記半導体層とショットキー接合する金属材料から
なるソース及びドレイン電極を形成する工程とを含むこ
とを特徴とする。
【００１０】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１１】ショットキー接合するソース及びドレイン
が形成されているために、ソース及びドレインを形成す
るための半導体層へのイオン注入が不要になり、従来の
縦型チャネル・ダブルゲートＭＩＳＦＥＴ（ｆｉｎＦＥ
Ｔ）よりも製造が容易になる。また、ソース及びドレイ
ンをメタルのショットキー接合で形成するため、ソース
／ドレインを低抵抗化できる。半導体層の４側面を覆う
メタル材料（メタルゲート、メタルソース／ドレイン）
が、チャネル内に発生する熱を逃がすため、セルフヒー
ティング現象を抑制できる。
が形成されているために、ソース及びドレインを形成す
るための半導体層へのイオン注入が不要になり、従来の
縦型チャネル・ダブルゲートＭＩＳＦＥＴ（ｆｉｎＦＥ
Ｔ）よりも製造が容易になる。また、ソース及びドレイ
ンをメタルのショットキー接合で形成するため、ソース
／ドレインを低抵抗化できる。半導体層の４側面を覆う
メタル材料（メタルゲート、メタルソース／ドレイン）
が、チャネル内に発生する熱を逃がすため、セルフヒー
ティング現象を抑制できる。
【００１２】ダブルゲート構造を用いることにより完全
空乏型素子となるので、ミッドギャップワークファンク
ションのメタルゲートを用いてもしきい値電圧（絶対
値）を小さくできる。
空乏型素子となるので、ミッドギャップワークファンク
ションのメタルゲートを用いてもしきい値電圧（絶対
値）を小さくできる。
【００１３】半導体層の対向する一対の側面に形成され
た二つのゲート電極で、チャネルが制御されるため、ゲ
ートの制御性が強く、高誘電体膜を用いたときのフリン
ジ効果によるショートチャネル効果の劣化を抑制でき
る。
た二つのゲート電極で、チャネルが制御されるため、ゲ
ートの制御性が強く、高誘電体膜を用いたときのフリン
ジ効果によるショートチャネル効果の劣化を抑制でき
る。
【００１４】ソース／ドレイン電極がショットキー接合
で形成されるため、ＳＯＩ基板を用いても基板浮遊効果
を防止できる。ＳＯＩ基板を用いていることにより、シ
ョットキー接合ソース／ドレインでのリーク電流を低減
できる。
で形成されるため、ＳＯＩ基板を用いても基板浮遊効果
を防止できる。ＳＯＩ基板を用いていることにより、シ
ョットキー接合ソース／ドレインでのリーク電流を低減
できる。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１６】［第１実施形態］図１は、本発明の第１の
実施形態に係わるＮ−ＭＩＳＦＥＴの概略構成を示す斜
視図である。図１に示すように、ＳＯＩ基板の一部に形
成されたほぼ直方体状のＳｉ−ｆｉｎ（Ｓｉの壁，半導
体層）１０３を左右のゲートで挟み込むタイプの縦型チ
ャネル−ダブルゲート・完全空乏化ＭＩＳＦＥＴがＳＯ
Ｉ基板のシリコン酸化膜１０２上に形成されている。Ｓ
ｉ−ｆｉｎ１０３の上面にシリコン窒化膜１０４が形成
されている。対向するＳｉ−ｆｉｎ１０３及びシリコン
窒化膜１０４の両側面の表面上、及びシリコン窒化膜１
０４の上面を覆うゲート絶縁膜１０５が形成されてい
る。ゲート絶縁膜１０５の表面にメタルゲート電極１０
６が形成されている。なお、１０１はＳｉ支持基板であ
る。
実施形態に係わるＮ−ＭＩＳＦＥＴの概略構成を示す斜
視図である。図１に示すように、ＳＯＩ基板の一部に形
成されたほぼ直方体状のＳｉ−ｆｉｎ（Ｓｉの壁，半導
体層）１０３を左右のゲートで挟み込むタイプの縦型チ
ャネル−ダブルゲート・完全空乏化ＭＩＳＦＥＴがＳＯ
Ｉ基板のシリコン酸化膜１０２上に形成されている。Ｓ
ｉ−ｆｉｎ１０３の上面にシリコン窒化膜１０４が形成
されている。対向するＳｉ−ｆｉｎ１０３及びシリコン
窒化膜１０４の両側面の表面上、及びシリコン窒化膜１
０４の上面を覆うゲート絶縁膜１０５が形成されてい
る。ゲート絶縁膜１０５の表面にメタルゲート電極１０
６が形成されている。なお、１０１はＳｉ支持基板であ
る。
【００１７】ゲート絶縁膜１０５が形成された側面と異
なるＳｉ−ｆｉｎ１０３の対向する一対の側面にそれぞ
れ、メタル・ソース／ドレイン電極１０７が形成されて
いる。メタル・ソース／ドレイン電極１０７は、Ｓｉ−
ｆｉｎ１０３とショットキー接合する。つまり、本装置
は、チャネルの四側面および上面がメタル材料（ゲート
およびソース／ドレイン）で囲まれている点が特徴であ
る。
なるＳｉ−ｆｉｎ１０３の対向する一対の側面にそれぞ
れ、メタル・ソース／ドレイン電極１０７が形成されて
いる。メタル・ソース／ドレイン電極１０７は、Ｓｉ−
ｆｉｎ１０３とショットキー接合する。つまり、本装置
は、チャネルの四側面および上面がメタル材料（ゲート
およびソース／ドレイン）で囲まれている点が特徴であ
る。
【００１８】このような構成にすれば、ソース／ドレイ
ン（Ｓｉ壁側面）へのイオン注入が不要になり、従来の
縦型チャネル・ダブルゲートＭＩＳＦＥＴよりも製造が
容易になる。ソース／ドレインをメタル・ソース／ドレ
イン電極１０７のショットキー接合で形成するため、Ｓ
ＯＩの基板浮遊効果を防止できる。当然、ソース／ドレ
インを低抵抗化できる。メタル材料（ゲート電極、ソー
ス／ドレイン）が、チャネル内に発生する熱を逃がすた
め、セルフヒーティング現象を抑制できる。完全空乏化
ＭＩＳＦＥＴ素子なので、ミッドギャップワークファン
クションのメタルゲートを用いてもしきい値電圧（絶対
値）を小さくできる。二つのゲートでチャネルを制御す
るため、ゲートの制御性が強く、高誘電体膜を用いたと
きのフリンジ効果によるショートチャネル効果の劣化を
抑制できる。ＳＯＩ基板を用いているので、ショットキ
ー接合ソース／ドレインでのリーク電流を低減できる。
ン（Ｓｉ壁側面）へのイオン注入が不要になり、従来の
縦型チャネル・ダブルゲートＭＩＳＦＥＴよりも製造が
容易になる。ソース／ドレインをメタル・ソース／ドレ
イン電極１０７のショットキー接合で形成するため、Ｓ
ＯＩの基板浮遊効果を防止できる。当然、ソース／ドレ
インを低抵抗化できる。メタル材料（ゲート電極、ソー
ス／ドレイン）が、チャネル内に発生する熱を逃がすた
め、セルフヒーティング現象を抑制できる。完全空乏化
ＭＩＳＦＥＴ素子なので、ミッドギャップワークファン
クションのメタルゲートを用いてもしきい値電圧（絶対
値）を小さくできる。二つのゲートでチャネルを制御す
るため、ゲートの制御性が強く、高誘電体膜を用いたと
きのフリンジ効果によるショートチャネル効果の劣化を
抑制できる。ＳＯＩ基板を用いているので、ショットキ
ー接合ソース／ドレインでのリーク電流を低減できる。
【００１９】Ｓｉ−ｆｉｎ１０３の上にＳｉＮ膜が形成
されているため、チャネルはＳｉ−ｆｉｎ１０３の側面
だけに形成され、Ｓｉ−ｆｉｎ１０３の上面部分はチャ
ネルとならない。したがって、Ｓｉ−ｆｉｎ上部コーナ
部での電解集中による寄生トランジスタの発生を抑える
ことができる。
されているため、チャネルはＳｉ−ｆｉｎ１０３の側面
だけに形成され、Ｓｉ−ｆｉｎ１０３の上面部分はチャ
ネルとならない。したがって、Ｓｉ−ｆｉｎ上部コーナ
部での電解集中による寄生トランジスタの発生を抑える
ことができる。
【００２０】図２〜図８を用いて、本装置の製造工程を
説明する。図２（ａ），図３（ａ），…，図８（ａ）は
図１におけるＡ−Ａ’方向（ゲート長方向）の工程断面
図であり、図２（ｂ），図３（ｂ），…，図８（ｂ）は
図１のＢ−Ｂ’方向の工程断面図に相当する。
説明する。図２（ａ），図３（ａ），…，図８（ａ）は
図１におけるＡ−Ａ’方向（ゲート長方向）の工程断面
図であり、図２（ｂ），図３（ｂ），…，図８（ｂ）は
図１のＢ−Ｂ’方向の工程断面図に相当する。
【００２１】図２（ａ）、（ｂ）に示すように、ＳＯＩ
基板のＳｉ層の膜厚が５０ｎｍ程度のＳＯＩ基板を用意
する。Ｓｉ層１０３の表面を薄く（３ｎｍ程度）酸化し
て図示されない酸化膜を形成した後、Ｓｉ層１０３上に
シリコン窒化膜１０４を１０ｎｍ程度堆積する。次い
で、電子ビーム露光等によりレジストをパターニング
し、シリコン窒化膜とＳｉ層とをＲＩＥ法を用いてエッ
チングして、Ｓｉ支持基板１０１の主平面に対してほぼ
垂直な幅１５ｎｍ程度のＳｉ−ｆｉｎ１０３を形成す
る。
基板のＳｉ層の膜厚が５０ｎｍ程度のＳＯＩ基板を用意
する。Ｓｉ層１０３の表面を薄く（３ｎｍ程度）酸化し
て図示されない酸化膜を形成した後、Ｓｉ層１０３上に
シリコン窒化膜１０４を１０ｎｍ程度堆積する。次い
で、電子ビーム露光等によりレジストをパターニング
し、シリコン窒化膜とＳｉ層とをＲＩＥ法を用いてエッ
チングして、Ｓｉ支持基板１０１の主平面に対してほぼ
垂直な幅１５ｎｍ程度のＳｉ−ｆｉｎ１０３を形成す
る。
【００２２】次いで、図３（ａ），（ｂ）に示すよう
に、Ｓｉ−ｆｉｎ１０３の表面を２ｎｍ程度薄く酸化し
て図示されない酸化膜を形成した後、厚さ１５０ｎｍ程
度のＰｏｌｙ−Ｓｉ層１１１を堆積する。このＰｏｌｙ
−Ｓｉ層１１１の表面に対してＣＭＰを行って、その表
面を平坦化する。電子ビーム露光などによりレジストを
パターンニングし、Ｐｏｌｙ−ＳｉをＲＩＥして、後で
除去する（メタルゲートと置き換える）予定のダミーゲ
ート１１１を形成する。Ｐｏｌｙ−Ｓｉをエッチングし
てダミーゲート１１１を形成する際、Ｓｉ−ｆｉｎ１０
３の上のシリコン窒化膜１０４がエッチングストッパー
の役目を果たす。ダミーゲート１１１の側面にＳｉＮ側
壁絶縁膜１１２を形成する。Ｓｉ−ｆｉｎの側面にもシ
リコン窒化膜１１２が形成される。
に、Ｓｉ−ｆｉｎ１０３の表面を２ｎｍ程度薄く酸化し
て図示されない酸化膜を形成した後、厚さ１５０ｎｍ程
度のＰｏｌｙ−Ｓｉ層１１１を堆積する。このＰｏｌｙ
−Ｓｉ層１１１の表面に対してＣＭＰを行って、その表
面を平坦化する。電子ビーム露光などによりレジストを
パターンニングし、Ｐｏｌｙ−ＳｉをＲＩＥして、後で
除去する（メタルゲートと置き換える）予定のダミーゲ
ート１１１を形成する。Ｐｏｌｙ−Ｓｉをエッチングし
てダミーゲート１１１を形成する際、Ｓｉ−ｆｉｎ１０
３の上のシリコン窒化膜１０４がエッチングストッパー
の役目を果たす。ダミーゲート１１１の側面にＳｉＮ側
壁絶縁膜１１２を形成する。Ｓｉ−ｆｉｎの側面にもシ
リコン窒化膜１１２が形成される。
【００２３】次いで、図４（ａ），（ｂ）に示すよう
に、２００ｎｍ程度のＴＥＯＳ膜（層間絶縁膜）１１３
を堆積して、ダミーゲート１１１の表面を覆った後、Ｃ
ＭＰを行うことによりＴＥＯＳ膜１１３の表面を平坦化
して、ダミーゲート１１１の表面を露出させる。
に、２００ｎｍ程度のＴＥＯＳ膜（層間絶縁膜）１１３
を堆積して、ダミーゲート１１１の表面を覆った後、Ｃ
ＭＰを行うことによりＴＥＯＳ膜１１３の表面を平坦化
して、ダミーゲート１１１の表面を露出させる。
【００２４】次いで、図５（ａ），（ｂ）に示すよう
に、ＣＤＥ法等を用いて、ｐｏｌｙ−Ｓｉ層からなるダ
ミーゲート１１１を選択的に除去し、ゲート溝１１４を
形成する。
に、ＣＤＥ法等を用いて、ｐｏｌｙ−Ｓｉ層からなるダ
ミーゲート１１１を選択的に除去し、ゲート溝１１４を
形成する。
【００２５】次に、Ｓｉ−ｆｉｎ１０３の表面にゲート
絶縁膜１０５を形成する。本発明のトランジスタではソ
ース／ドレインをショットキー接合にて低温で（例えば
４５０℃以下で）形成するので、ゲート形成後４５０℃
以上の高温熱処理工程が存在しない。したがって、高誘
電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、ＳｉＮ
膜、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＨｆＯ2 、ＺｒＯ2 、Ｌ
ａ2Ｏ3、Ｇｄ2Ｏ3、Ｙ 2Ｏ3、ＣａＦ2 、ＣａＳｎＦ2 、
ＣｅＯ2 、Yttria Stabilized Zirconia、Ａ１ 2Ｏ3、Ｚ
ｒＳｉＯ4 、ＨｆＳｉＯ4 、Ｇｄ2ＳｉＯ5、２Ｌａ2Ｏ3
・３ＳｉＯ2 、など）をゲート絶縁膜に使用することが
でき、またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、
Ａｌ、Ｗ、Ｒｕなど）を使用することができる。もしゲ
ート形成後に８００−１０００℃程度の高温工程が存在
すると、メタルゲート原子がゲート絶縁膜中に拡散して
ゲート耐圧が劣化したり、高誘電体膜とシリコンの間の
界面に誘電率の低い薄膜層が形成され、実効的なゲート
絶縁膜厚が著しく増大してしまう。
絶縁膜１０５を形成する。本発明のトランジスタではソ
ース／ドレインをショットキー接合にて低温で（例えば
４５０℃以下で）形成するので、ゲート形成後４５０℃
以上の高温熱処理工程が存在しない。したがって、高誘
電率膜や強誘電体膜（Ｔａ2Ｏ5膜、ＴｉＯ2 膜、ＳｉＮ
膜、（Ｂａ，Ｓｒ）ＴｉＯ3 、ＨｆＯ2 、ＺｒＯ2 、Ｌ
ａ2Ｏ3、Ｇｄ2Ｏ3、Ｙ 2Ｏ3、ＣａＦ2 、ＣａＳｎＦ2 、
ＣｅＯ2 、Yttria Stabilized Zirconia、Ａ１ 2Ｏ3、Ｚ
ｒＳｉＯ4 、ＨｆＳｉＯ4 、Ｇｄ2ＳｉＯ5、２Ｌａ2Ｏ3
・３ＳｉＯ2 、など）をゲート絶縁膜に使用することが
でき、またゲート電極にはメタル材料（ＴｉＮ、ＷＮ、
Ａｌ、Ｗ、Ｒｕなど）を使用することができる。もしゲ
ート形成後に８００−１０００℃程度の高温工程が存在
すると、メタルゲート原子がゲート絶縁膜中に拡散して
ゲート耐圧が劣化したり、高誘電体膜とシリコンの間の
界面に誘電率の低い薄膜層が形成され、実効的なゲート
絶縁膜厚が著しく増大してしまう。
【００２６】ここではゲート絶縁膜材料としてＴａ2Ｏ5
膜、メタルゲート材料としてバリアメタルＴｉＮとＡｌ
の積層構造を用いた場合を図に示す。詳しく製造方法を
述べると、次いで、図６（ａ），（ｂ）に示すように、
例えばゲート溝１１４底部のＳｉ−ｆｉｎ１０３の側面
をＨＦ処理によって露出させた後、０．７ｎｍ程度のシ
リコン窒化膜（ＮＯ窒化オキシナイトライド膜）、ＣＶ
Ｄ法による膜厚約３ｎｍのＴａ2Ｏ5膜を順次形成して、
ゲート絶縁膜１０５を形成する。シリコン窒化膜とＴａ
2Ｏ5膜とが積層されたゲート絶縁膜１０５の酸化膜換算
膜厚は１．５ｎｍ以下となる。次いで、ダマシン法を用
いてゲート溝１１４内にメタルゲート電極１０６を形成
する。
膜、メタルゲート材料としてバリアメタルＴｉＮとＡｌ
の積層構造を用いた場合を図に示す。詳しく製造方法を
述べると、次いで、図６（ａ），（ｂ）に示すように、
例えばゲート溝１１４底部のＳｉ−ｆｉｎ１０３の側面
をＨＦ処理によって露出させた後、０．７ｎｍ程度のシ
リコン窒化膜（ＮＯ窒化オキシナイトライド膜）、ＣＶ
Ｄ法による膜厚約３ｎｍのＴａ2Ｏ5膜を順次形成して、
ゲート絶縁膜１０５を形成する。シリコン窒化膜とＴａ
2Ｏ5膜とが積層されたゲート絶縁膜１０５の酸化膜換算
膜厚は１．５ｎｍ以下となる。次いで、ダマシン法を用
いてゲート溝１１４内にメタルゲート電極１０６を形成
する。
【００２７】このダマシン法を用いたメタルゲート電極
１０６の形成過程の例を説明する。バリアメタルとして
膜厚５ｎｍ程度のＴｉＮ膜をＣＶＤ法を用いて堆積し、
例えば膜厚１５０ｎｍ程度のＡｌを堆積してゲート溝１
１４を埋め込む。次いで、ＴＥＯＳ膜上のＴｉＮ膜及び
ＡｌをＣＭＰにより除去し、ゲート溝内にメタルゲート
電極１０６を埋め込み形成する。
１０６の形成過程の例を説明する。バリアメタルとして
膜厚５ｎｍ程度のＴｉＮ膜をＣＶＤ法を用いて堆積し、
例えば膜厚１５０ｎｍ程度のＡｌを堆積してゲート溝１
１４を埋め込む。次いで、ＴＥＯＳ膜上のＴｉＮ膜及び
ＡｌをＣＭＰにより除去し、ゲート溝内にメタルゲート
電極１０６を埋め込み形成する。
【００２８】次いで、図７（ａ），（ｂ）に示すよう
に、１組のソース／ドレイン電極の形成予定領域及び１
組のソース／ドレイン電極１０７で挟まれた領域（メタ
ルゲート電極１０６及びＳｉＮ側壁絶縁膜１１２）上に
開口を有するレジスト膜１１５をリソグラフィ等により
形成した後、レジスト膜１１５をマスクにＴＥＯＳ膜１
１３及びＳｉ−ｆｉｎ１０３を選択的にエッチング除去
し、ソース／ドレイン溝１１６を形成する。ここで、メ
タルゲート電極１０６及びＳｉＮ側壁絶縁膜１１２がエ
ッチングされない条件を用いることで、ＳｉＮ側壁絶縁
膜１１２及びＳｉ−ｆｉｎ１０３の側面部が露出するソ
ース／ドレイン溝１１６が自己整合的に形成される。
に、１組のソース／ドレイン電極の形成予定領域及び１
組のソース／ドレイン電極１０７で挟まれた領域（メタ
ルゲート電極１０６及びＳｉＮ側壁絶縁膜１１２）上に
開口を有するレジスト膜１１５をリソグラフィ等により
形成した後、レジスト膜１１５をマスクにＴＥＯＳ膜１
１３及びＳｉ−ｆｉｎ１０３を選択的にエッチング除去
し、ソース／ドレイン溝１１６を形成する。ここで、メ
タルゲート電極１０６及びＳｉＮ側壁絶縁膜１１２がエ
ッチングされない条件を用いることで、ＳｉＮ側壁絶縁
膜１１２及びＳｉ−ｆｉｎ１０３の側面部が露出するソ
ース／ドレイン溝１１６が自己整合的に形成される。
【００２９】そして、図８（ａ），（ｂ）に示すよう
に、レジスト１１５を除去した後、ソースおよびドレイ
ン溝１１６内に、Ｓｉ−ｆｉｎ１０３とショットキー接
合するメタル・ソース／ドレイン電極１０７を埋め込み
形成する。
に、レジスト１１５を除去した後、ソースおよびドレイ
ン溝１１６内に、Ｓｉ−ｆｉｎ１０３とショットキー接
合するメタル・ソース／ドレイン電極１０７を埋め込み
形成する。
【００３０】メタル・ソース／ドレイン電極１０７の形
成過程の一例を以下に説明する。例えば、ダマシン法を
用いて溝内にＥｒやＰｔ等の金属を埋め込んだ後、例え
ば４５０℃以下の低温でシリサイド反応を起こさせて、
ＰｔＳｉやＥｒＳｉ2 等のシリサイドメタルを形成し、
ショットキー接合ソース／ドレインを形成する。
成過程の一例を以下に説明する。例えば、ダマシン法を
用いて溝内にＥｒやＰｔ等の金属を埋め込んだ後、例え
ば４５０℃以下の低温でシリサイド反応を起こさせて、
ＰｔＳｉやＥｒＳｉ2 等のシリサイドメタルを形成し、
ショットキー接合ソース／ドレインを形成する。
【００３１】ソースおよびドレイン形成後は通常のＬＳ
Ｉ製造プロセスと同様である。すなわち、層間絶縁膜Ｔ
ＥＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲー
ト電極上にコンタクトホールを開孔し、上層金属配線
（例えばＣｕ配線）をデュアルダマシン法にて形成す
る。
Ｉ製造プロセスと同様である。すなわち、層間絶縁膜Ｔ
ＥＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲー
ト電極上にコンタクトホールを開孔し、上層金属配線
（例えばＣｕ配線）をデュアルダマシン法にて形成す
る。
【００３２】このような構成にすれば、以下のような効
果が得られる。ソース／ドレイン（Ｓｉ−ｆｉｎ側面）
へのイオン注入や固相拡散が不要になり、従来の縦型チ
ャネル・ダブルゲートＭＩＳＦＥＴよりも製造が容易に
なる。またソースおよびドレイン活性化のための高温熱
工程（通常１０００℃程度）を行なう必要がないので製
造が容易になる。ソース／ドレインをメタルのショット
キー接合で形成するため、ＳＯＩの基板浮遊効果を防止
できる。当然ソース／ドレインを低抵抗化できる。メタ
ル材料（メタルゲート、メタルソース／ドレイン）を通
して、チャネル内に発生する熱が逃げるため、セルフヒ
ーティング現象を抑制できる。ＦＤ素子なので、ミッド
ギャップワークファンクションのメタルゲートを用いて
もしきい値電圧（絶対値）を小さくできる。二つのゲー
トでチャネル電位を強く制御するため、また、ｐｎ接合
でなくショットキー接合によるソースおよびドレインを
用いているため、高誘電体膜を用いた場合でもショート
チャネル効果の劣化を抑制できる。ＳＯＩ基板を用いて
いるので、ショットキー接合ソース／ドレインでのリー
ク電流を低減できる。
果が得られる。ソース／ドレイン（Ｓｉ−ｆｉｎ側面）
へのイオン注入や固相拡散が不要になり、従来の縦型チ
ャネル・ダブルゲートＭＩＳＦＥＴよりも製造が容易に
なる。またソースおよびドレイン活性化のための高温熱
工程（通常１０００℃程度）を行なう必要がないので製
造が容易になる。ソース／ドレインをメタルのショット
キー接合で形成するため、ＳＯＩの基板浮遊効果を防止
できる。当然ソース／ドレインを低抵抗化できる。メタ
ル材料（メタルゲート、メタルソース／ドレイン）を通
して、チャネル内に発生する熱が逃げるため、セルフヒ
ーティング現象を抑制できる。ＦＤ素子なので、ミッド
ギャップワークファンクションのメタルゲートを用いて
もしきい値電圧（絶対値）を小さくできる。二つのゲー
トでチャネル電位を強く制御するため、また、ｐｎ接合
でなくショットキー接合によるソースおよびドレインを
用いているため、高誘電体膜を用いた場合でもショート
チャネル効果の劣化を抑制できる。ＳＯＩ基板を用いて
いるので、ショットキー接合ソース／ドレインでのリー
ク電流を低減できる。
【００３３】（第２の実施形態）図９，１０は、本発明
の第２の実施形態に係わるＮＭＩＳＦＥＴの製造工程を
示す工程断面図である。図９（ａ），図１０（ａ）は、
ゲート長方向の断面図であり、図９（ｂ），図１０
（ｂ）は、ゲート配線と平行なの断面図である。
の第２の実施形態に係わるＮＭＩＳＦＥＴの製造工程を
示す工程断面図である。図９（ａ），図１０（ａ）は、
ゲート長方向の断面図であり、図９（ｂ），図１０
（ｂ）は、ゲート配線と平行なの断面図である。
【００３４】本実施形態の特徴は、バルクのＳｉ基板を
用いている点であり、その他はほぼ第１の実施形態と同
様である。
用いている点であり、その他はほぼ第１の実施形態と同
様である。
【００３５】工程順に説明を行なうと、先ず、図９
（ａ），（ｂ）に示すように、バルクのＳｉ基板２０１
の表面を薄く（３ｎｍ程度）酸化して図示されない酸化
膜を形成した後、シリコン窒化膜１０４を１０ｎｍ程度
堆積形成する。電子ビーム露光などによりレジストをパ
ターンニングし、シリコン窒化膜１０４とＳｉ基板２０
１をＲＩＥして幅１５ｎｍ程度、高さ１００ｎｍ程度の
Ｓｉ−ｆｉｎ２０３を形成する。
（ａ），（ｂ）に示すように、バルクのＳｉ基板２０１
の表面を薄く（３ｎｍ程度）酸化して図示されない酸化
膜を形成した後、シリコン窒化膜１０４を１０ｎｍ程度
堆積形成する。電子ビーム露光などによりレジストをパ
ターンニングし、シリコン窒化膜１０４とＳｉ基板２０
１をＲＩＥして幅１５ｎｍ程度、高さ１００ｎｍ程度の
Ｓｉ−ｆｉｎ２０３を形成する。
【００３６】次に、Ｓｉ−ｆｉｎ２０３の表面（側面）
を薄く（２ｎｍ程度）酸化し（図示せず）、厚さ２００
ｎｍ程度のＴＥＯＳ膜２０２を堆積する。このＴＥＯＳ
膜２０２の表面をＣＭＰして、その表面を平坦化する。
このとき、Ｓｉ−ｆｉｎ２０３の上のシリコン窒化膜１
０４がＣＭＰストッパーの役目を果たす。ＨＦ処理によ
り、ＴＥＯＳ膜２０２をエッチバックし、Ｓｉ−ｆｉｎ
２０３の側面を縦方向に５０ｎｍ程度露出させる。
を薄く（２ｎｍ程度）酸化し（図示せず）、厚さ２００
ｎｍ程度のＴＥＯＳ膜２０２を堆積する。このＴＥＯＳ
膜２０２の表面をＣＭＰして、その表面を平坦化する。
このとき、Ｓｉ−ｆｉｎ２０３の上のシリコン窒化膜１
０４がＣＭＰストッパーの役目を果たす。ＨＦ処理によ
り、ＴＥＯＳ膜２０２をエッチバックし、Ｓｉ−ｆｉｎ
２０３の側面を縦方向に５０ｎｍ程度露出させる。
【００３７】この後の工程は、第１の実施形態と同様で
あるため、詳しい説明は省略する。完成図を図１０
（ａ），（ｂ）に示す。
あるため、詳しい説明は省略する。完成図を図１０
（ａ），（ｂ）に示す。
【００３８】本実施形態によれば、第１の実施形態のよ
うにＳＯＩ基板を用いることなく（基板のコストを下
げ）、第１の実施形態と同様の効果を得ることができ
る。
うにＳＯＩ基板を用いることなく（基板のコストを下
げ）、第１の実施形態と同様の効果を得ることができ
る。
【００３９】（第３の実施形態）図１１〜図１４は、本
発明の第３の実施形態に係わるのＮＭＩＳＦＥＴの製造
工程を示す工程断面図である。
発明の第３の実施形態に係わるのＮＭＩＳＦＥＴの製造
工程を示す工程断面図である。
【００４０】図１１（ａ），図１２（ａ），図１３
（ａ），図１４（ａ）は図１におけるゲート長方向（図
１のＡ−Ａ’方向に相当）方向の工程断面図であり、図
１１（ｂ），図１２（ｂ），図１３（ｂ），図１４
（ｂ）は図１のゲート配線と平行な方向（図１のＢ−
Ｂ’方向に相当）の工程断面図である。
（ａ），図１４（ａ）は図１におけるゲート長方向（図
１のＡ−Ａ’方向に相当）方向の工程断面図であり、図
１１（ｂ），図１２（ｂ），図１３（ｂ），図１４
（ｂ）は図１のゲート配線と平行な方向（図１のＢ−
Ｂ’方向に相当）の工程断面図である。
【００４１】本実施例の特徴は、Ｓｉ−Ｆｉｎをエピタ
キシャル成長により形成されたｅｐｉ−Ｓｉ薄膜により
形成する点であり、その他はほぼ第２の実施形態と同様
である。
キシャル成長により形成されたｅｐｉ−Ｓｉ薄膜により
形成する点であり、その他はほぼ第２の実施形態と同様
である。
【００４２】工程順に説明を行なうと、先ず、図１１
（ａ），（ｂ）に示すように、バルクのＳｉ基板３０１
の表面を５０ｎｍ程度酸化してシリコン酸化膜３０２、
その上にシリコン窒化膜３０３を７０ｎｍ程度堆積形成
する。電子ビーム露光などによりレジストをパターンニ
ングし、シリコン窒化膜３０３とシリコン酸化膜３０２
に対してＲＩＥによりエッチングして幅２０ｎｍ程度、
深さ１２０ｎｍ程度の細い溝３０４を形成する。
（ａ），（ｂ）に示すように、バルクのＳｉ基板３０１
の表面を５０ｎｍ程度酸化してシリコン酸化膜３０２、
その上にシリコン窒化膜３０３を７０ｎｍ程度堆積形成
する。電子ビーム露光などによりレジストをパターンニ
ングし、シリコン窒化膜３０３とシリコン酸化膜３０２
に対してＲＩＥによりエッチングして幅２０ｎｍ程度、
深さ１２０ｎｍ程度の細い溝３０４を形成する。
【００４３】次いで、溝３０４の底面に露出するＳｉ基
板３０１の表面からＳｉ単結晶薄膜３０５をエピタキシ
ャル成長させた後、シリコン窒化膜３０３上にオーバー
成長した部分をＣＭＰにより除去して、Ｓｉ基板３０１
の主平面に対してほぼ垂直なＳｉ−ｆｉｎ３０５を形成
する。このＣＭＰ時には、シリコン酸化膜３０２の上の
シリコン窒化膜３０３がＣＭＰストッパーの役目を果た
す。
板３０１の表面からＳｉ単結晶薄膜３０５をエピタキシ
ャル成長させた後、シリコン窒化膜３０３上にオーバー
成長した部分をＣＭＰにより除去して、Ｓｉ基板３０１
の主平面に対してほぼ垂直なＳｉ−ｆｉｎ３０５を形成
する。このＣＭＰ時には、シリコン酸化膜３０２の上の
シリコン窒化膜３０３がＣＭＰストッパーの役目を果た
す。
【００４４】次いで、図１３（ａ），（ｂ）に示すよう
に、Ｓｉ−ｆｉｎ３０５の上部を２０ｎｍ程度酸化して
シリコン酸化膜３０６を形成した後、ホットリン酸処理
によりシリコン窒化膜３０３を除去し、Ｓｉ−ｆｉｎ３
０５の側面を縦方向に５０ｎｍ程度露出させる。この後
は、第２の実施形態と同様の工程を行い、図１４
（ａ），（ｂ）に示す半導体装置がＮＭＩＳＦＥＴが形
成される。
に、Ｓｉ−ｆｉｎ３０５の上部を２０ｎｍ程度酸化して
シリコン酸化膜３０６を形成した後、ホットリン酸処理
によりシリコン窒化膜３０３を除去し、Ｓｉ−ｆｉｎ３
０５の側面を縦方向に５０ｎｍ程度露出させる。この後
は、第２の実施形態と同様の工程を行い、図１４
（ａ），（ｂ）に示す半導体装置がＮＭＩＳＦＥＴが形
成される。
【００４５】このような構成にすれば、第１の実施形態
で示した効果に加え、以下のような効果が得られる。ゲ
ート幅（ｆｉｎのチャネルとして使われる部分の高さ）
をＳｉＮ膜厚で制御できるので、ゲート幅ばらつきを低
減できる。また、Ｓｉ−ｆｉｎをエピタキシャル成長で
形成するため、チャネル界面がＲＩＥによるダメージを
受けない。
で示した効果に加え、以下のような効果が得られる。ゲ
ート幅（ｆｉｎのチャネルとして使われる部分の高さ）
をＳｉＮ膜厚で制御できるので、ゲート幅ばらつきを低
減できる。また、Ｓｉ−ｆｉｎをエピタキシャル成長で
形成するため、チャネル界面がＲＩＥによるダメージを
受けない。
【００４６】（第４の実施形態）図１５，図１６は、本
発明の第４の実施形態のＮＭＩＳＦＥＴの製造工程を示
す工程断面図である。図１５（ａ），図１６（ａ）は、
ゲート長方向の断面図（図１のＡ−Ａ’方向に相当）で
あり、図１５（ｂ），図１６（ｂ）は、ゲート配線と平
行な方向（図１のＢ−Ｂ’方向に相当）の断面図であ
る。
発明の第４の実施形態のＮＭＩＳＦＥＴの製造工程を示
す工程断面図である。図１５（ａ），図１６（ａ）は、
ゲート長方向の断面図（図１のＡ−Ａ’方向に相当）で
あり、図１５（ｂ），図１６（ｂ）は、ゲート配線と平
行な方向（図１のＢ−Ｂ’方向に相当）の断面図であ
る。
【００４７】本実施形態の特徴は、Ｓｉ−ｆｉｎ１０３
の上にシリコン窒化膜がない構造を採用している点であ
り、その他はほぼ第１の実施形態と同様である。
の上にシリコン窒化膜がない構造を採用している点であ
り、その他はほぼ第１の実施形態と同様である。
【００４８】工程順に説明を行なうと、先ず、図１５
（ａ），（ｂ）に示すように、ＳＯＩ基板のＳｉ層の表
面を酸化して２ｎｍ程度の薄い酸化膜（不図示）を形成
した後、その上に電子ビーム露光などによりレジスト膜
を形成し、酸化膜とＳｉ層に対してＲＩＥによりエッチ
ングを行って、幅２０ｎｍ程度、高さ７０ｎｍ程度のＳ
ｉ−ｆｉｎ１０３を形成する。
（ａ），（ｂ）に示すように、ＳＯＩ基板のＳｉ層の表
面を酸化して２ｎｍ程度の薄い酸化膜（不図示）を形成
した後、その上に電子ビーム露光などによりレジスト膜
を形成し、酸化膜とＳｉ層に対してＲＩＥによりエッチ
ングを行って、幅２０ｎｍ程度、高さ７０ｎｍ程度のＳ
ｉ−ｆｉｎ１０３を形成する。
【００４９】この後は、第１の実施形態で説明した工程
と同様な工程を行って、図１６（ａ），（ｂ）に示すＮ
ＭＩＳＦＥＴが形成される。但し、ダミーゲートＰｏｌ
ｙ−ＳｉをＲＩＥで加工する際、エッチング条件を最適
化し、Ｓｉ−ｆｉｎ１０３のソース／ドレイン部分が削
られないよう注意する必要がある。
と同様な工程を行って、図１６（ａ），（ｂ）に示すＮ
ＭＩＳＦＥＴが形成される。但し、ダミーゲートＰｏｌ
ｙ−ＳｉをＲＩＥで加工する際、エッチング条件を最適
化し、Ｓｉ−ｆｉｎ１０３のソース／ドレイン部分が削
られないよう注意する必要がある。
【００５０】このような構成にすれば、第１の実施形態
と同様な効果が得られるだけでなく、以下のような効果
も得られる。すなわち、Ｓｉ−ｆｉｎの両側面だけでな
く、上面もチャネルとして用いるので、さらなる電流駆
動力向上が期待できる。
と同様な効果が得られるだけでなく、以下のような効果
も得られる。すなわち、Ｓｉ−ｆｉｎの両側面だけでな
く、上面もチャネルとして用いるので、さらなる電流駆
動力向上が期待できる。
【００５１】（第５の実施形態）図１７は、本発明の第
５の実施形態に係わるＮＭＩＳＦＥＴの構成を示す断面
図である。図１７（ａ），（ｂ）は、ゲート長方向（図
１のＡ−Ａ’方向に相当）の断面図である。本実施形態
の特徴は、メタルゲート（バリアメタル）の仕事関数の
値が異なるトランジスタがＬＳＩ中に混在している点で
ある。具体的に説明すると、図１７（ａ）に示す領域Ａ
では、メタルゲート電極１０６ａを構成するＴｉＮ（バ
リアメタル）の仕事関数が４．６ｅＶである。一方、図
１７（ｂ）に示す領域Ｂでは、メタルゲート電極１０６
ｂを構成するＴｉＮ（バリアメタル）の仕事関数が４．
４ｅＶである。したがって、領域Ａと領域ＢとのＭＩＳ
ＦＥＴのしきい値電圧に差が生じている。
５の実施形態に係わるＮＭＩＳＦＥＴの構成を示す断面
図である。図１７（ａ），（ｂ）は、ゲート長方向（図
１のＡ−Ａ’方向に相当）の断面図である。本実施形態
の特徴は、メタルゲート（バリアメタル）の仕事関数の
値が異なるトランジスタがＬＳＩ中に混在している点で
ある。具体的に説明すると、図１７（ａ）に示す領域Ａ
では、メタルゲート電極１０６ａを構成するＴｉＮ（バ
リアメタル）の仕事関数が４．６ｅＶである。一方、図
１７（ｂ）に示す領域Ｂでは、メタルゲート電極１０６
ｂを構成するＴｉＮ（バリアメタル）の仕事関数が４．
４ｅＶである。したがって、領域Ａと領域ＢとのＭＩＳ
ＦＥＴのしきい値電圧に差が生じている。
【００５２】すなわち、完全空乏化ＭＩＳＦＥＴ素子で
あるにもかかわらず、しきい値を制御できる。ＴｉＮの
仕事関数は、成膜条件やその後のプロセスを変更するこ
とによって制御可能である。例えば、ＴｉＮ成膜後、Ｔ
ｉＮ中にＮやＩｎをイオン注入することで、ＴｉＮの仕
事関数を小さくすることができる。もちろんＴｉＮ以外
のメタル材料を用いても仕事関数を変化させることは可
能である。
あるにもかかわらず、しきい値を制御できる。ＴｉＮの
仕事関数は、成膜条件やその後のプロセスを変更するこ
とによって制御可能である。例えば、ＴｉＮ成膜後、Ｔ
ｉＮ中にＮやＩｎをイオン注入することで、ＴｉＮの仕
事関数を小さくすることができる。もちろんＴｉＮ以外
のメタル材料を用いても仕事関数を変化させることは可
能である。
【００５３】このような構成にすれば、第１の実施形態
と同様な効果が得られるだけでなく、しきい値が異なる
トランジスタを同じＬＳＩ中に容易に形成できるように
なる。
と同様な効果が得られるだけでなく、しきい値が異なる
トランジスタを同じＬＳＩ中に容易に形成できるように
なる。
【００５４】（第６の実施形態）図１８は、本発明の第
６の実施形態に係わるＭＩＳＦＥＴの構造を説明するた
めのゲート長（図１のＡ−Ａ’方向に相当）方向断面図
である。図１８（ａ）はｎ型ＭＩＳＦＥＴを示し、図１
８（ｂ）はｐ型ＭＩＳＦＥＴを示している。
６の実施形態に係わるＭＩＳＦＥＴの構造を説明するた
めのゲート長（図１のＡ−Ａ’方向に相当）方向断面図
である。図１８（ａ）はｎ型ＭＩＳＦＥＴを示し、図１
８（ｂ）はｐ型ＭＩＳＦＥＴを示している。
【００５５】本実施例の特徴は、メタルソース／ドレイ
ン電極の仕事関数の値が異なるトランジスタがＬＳＩ中
に混在している点であり、その他の構成はほぼ第１の実
施形態と同様である。
ン電極の仕事関数の値が異なるトランジスタがＬＳＩ中
に混在している点であり、その他の構成はほぼ第１の実
施形態と同様である。
【００５６】図１８（ａ）、（ｂ）では、ｎ−ＭＩＳＦ
ＥＴのメタル・ソース／ドレイン電極１０７ａとｐ−Ｍ
ＩＳＦＥＴのメタル・ソース／ドレイン電極１０７ｂと
でメタル材料が異なる例を示した。簡単にソース／ドレ
イン電極の製造方法を述べる。
ＥＴのメタル・ソース／ドレイン電極１０７ａとｐ−Ｍ
ＩＳＦＥＴのメタル・ソース／ドレイン電極１０７ｂと
でメタル材料が異なる例を示した。簡単にソース／ドレ
イン電極の製造方法を述べる。
【００５７】ここでは第１の実施形態と同様に、ゲート
絶縁膜材料としてＴａ2Ｏ5膜、メタルゲート材料として
バリアメタルＴｉＮとＡ１の積層構造を用いた場合を図
に示した。
絶縁膜材料としてＴａ2Ｏ5膜、メタルゲート材料として
バリアメタルＴｉＮとＡ１の積層構造を用いた場合を図
に示した。
【００５８】ゲート電極形成後、リソグラフィー等によ
り、ＮＭＩＳのソース／ドレイン領域の層間絶縁膜を選
択的にエッチング除去し、出来た溝（ＮＭＩＳ側ソース
／ドレイン溝）内にメタル材料（例えばＥｒ）をダマシ
ン埋め込みし、低温で（例えば４５０℃以下で）シリサ
イド反応を起こさせてシリサイドメタル（ＥｒＳｉ２）
を形成し、ショットキー接合ソース／ドレインを形成す
る。その後、リソグラフィー等により、ＰＭＩＳのソー
ス／ドレイン領域の層間絶縁膜を選択的にエッチング除
去し、出来た溝（ＰＭＩＳ側ソース／ドレイン溝）内に
メタル材料（例えばＰｔ）をダマシン埋め込みし、低温
で（例えば４５０℃以下で）シリサイド反応を起こさせ
てシリサイドメタル（ＰｔＳｉ）を形成し、ショットキ
ー接合ソース／ドレインを形成する。
り、ＮＭＩＳのソース／ドレイン領域の層間絶縁膜を選
択的にエッチング除去し、出来た溝（ＮＭＩＳ側ソース
／ドレイン溝）内にメタル材料（例えばＥｒ）をダマシ
ン埋め込みし、低温で（例えば４５０℃以下で）シリサ
イド反応を起こさせてシリサイドメタル（ＥｒＳｉ２）
を形成し、ショットキー接合ソース／ドレインを形成す
る。その後、リソグラフィー等により、ＰＭＩＳのソー
ス／ドレイン領域の層間絶縁膜を選択的にエッチング除
去し、出来た溝（ＰＭＩＳ側ソース／ドレイン溝）内に
メタル材料（例えばＰｔ）をダマシン埋め込みし、低温
で（例えば４５０℃以下で）シリサイド反応を起こさせ
てシリサイドメタル（ＰｔＳｉ）を形成し、ショットキ
ー接合ソース／ドレインを形成する。
【００５９】ソース／ドレインの形成後は通常のＬＳＩ
製造プロセスと同様である。すなわち、層間絶縁膜ＴＥ
ＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲート
電極上にコンタクトホールを開孔し、上層金属配線（例
えばＡ１配線）をデュアルダマシン法にて形成する。
製造プロセスと同様である。すなわち、層間絶縁膜ＴＥ
ＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲート
電極上にコンタクトホールを開孔し、上層金属配線（例
えばＡ１配線）をデュアルダマシン法にて形成する。
【００６０】以上のようにすると、第１の実施形態で得
られる効果に加えて、以下のような効果が得られる。
られる効果に加えて、以下のような効果が得られる。
【００６１】ショットキー接触（接合）をソースおよび
ドレインに用いたトランジスタでは、電流駆動能力の低
下を避けるために、Ｎチャネルに対しては小さな、また
Ｐチャネルに対しては大きな仕事関数を持つショットキ
ー接触材料が必要である。本実施例では、ＮＭＩＳに対
しては仕事関数の小さなエルビウムシリサイド（ＥｒＳ
ｉ２）、ＰＭＩＳに対しては仕事関数の大きなＰｔＳｉ
を用いることができるので、ＮＭＩＳ、ＰＭＩＳ両方の
しきい値電圧（絶対値）を小さくし、駆動電流を大きく
することが可能になる。また、ショットキー接触材料
（ソース／ドレインメタル材料）を選ぶことにより、Ｎ
ＭＩＳ、ＰＭＩＳにかかわらずそれぞれのトランジスタ
のしきい値電圧を制御できる（所望の値に変化させるこ
とができる）。
ドレインに用いたトランジスタでは、電流駆動能力の低
下を避けるために、Ｎチャネルに対しては小さな、また
Ｐチャネルに対しては大きな仕事関数を持つショットキ
ー接触材料が必要である。本実施例では、ＮＭＩＳに対
しては仕事関数の小さなエルビウムシリサイド（ＥｒＳ
ｉ２）、ＰＭＩＳに対しては仕事関数の大きなＰｔＳｉ
を用いることができるので、ＮＭＩＳ、ＰＭＩＳ両方の
しきい値電圧（絶対値）を小さくし、駆動電流を大きく
することが可能になる。また、ショットキー接触材料
（ソース／ドレインメタル材料）を選ぶことにより、Ｎ
ＭＩＳ、ＰＭＩＳにかかわらずそれぞれのトランジスタ
のしきい値電圧を制御できる（所望の値に変化させるこ
とができる）。
【００６２】（第７の実施形態）図１９〜図２３は、本
発明の第７の実施形態に係わるＮＭＩＳＦＥＴの製造工
程を示す工程断面図である。
発明の第７の実施形態に係わるＮＭＩＳＦＥＴの製造工
程を示す工程断面図である。
【００６３】図１９（ａ），図２０（ａ），図２１
（ａ），図２２（ａ），図２３（ａ）は図１におけるゲ
ート長方向（図１のＡ−Ａ’方向に相当）方向の工程断
面図であり、図１９（ｂ），図２０（ｂ），図２１
（ｂ），図２２（ｂ），図２３（ｂ）は図１のゲート配
線と平行な（図１のＢ−Ｂ’方向に相当）の工程断面図
である。
（ａ），図２２（ａ），図２３（ａ）は図１におけるゲ
ート長方向（図１のＡ−Ａ’方向に相当）方向の工程断
面図であり、図１９（ｂ），図２０（ｂ），図２１
（ｂ），図２２（ｂ），図２３（ｂ）は図１のゲート配
線と平行な（図１のＢ−Ｂ’方向に相当）の工程断面図
である。
【００６４】本実施形態では、メタルゲートをダマシン
法ではなく、ＲＩＥプロセスで形成した実施の形態につ
いて説明する。
法ではなく、ＲＩＥプロセスで形成した実施の形態につ
いて説明する。
【００６５】工程順に説明を行なうと、先ず、図１９
（ａ）、（ｂ）に示すように、ＳＯＩ基板の膜厚５０ｎ
ｍ程度の半導体層を薄く（３ｎｍ程度）酸化して酸化膜
（不図示）を形成した後、シリコン窒化膜１０４を１０
ｎｍ程度堆積形成する。電子ビーム露光などによりレジ
ストをパターンニングし、シリコン窒化膜１０４と半導
体層をＲＩＥして幅１５ｎｍ程度のＳｉ−ｆｉｎ１０３
を形成する。
（ａ）、（ｂ）に示すように、ＳＯＩ基板の膜厚５０ｎ
ｍ程度の半導体層を薄く（３ｎｍ程度）酸化して酸化膜
（不図示）を形成した後、シリコン窒化膜１０４を１０
ｎｍ程度堆積形成する。電子ビーム露光などによりレジ
ストをパターンニングし、シリコン窒化膜１０４と半導
体層をＲＩＥして幅１５ｎｍ程度のＳｉ−ｆｉｎ１０３
を形成する。
【００６６】本発明のトランジスタではソース／ドレイ
ンをショットキー接合にて低温で（例えば４５０℃以下
で）形成するので、ゲート形成後４５０℃以上の高温熱
処理工程が存在しない。したがって、第１の実施形態に
示した高誘電率膜や強誘電体膜をゲート絶縁膜に使用す
ることができ、またゲート電極にはメタル材料（Ｔｉ
Ｎ、ＷＮ、Ａｌ、Ｗ、Ｒｕなど）を使用することができ
る。もしゲート形成後に８００−１０００℃程度の高温
工程が存在すると、メタルゲート原子がゲート絶縁膜中
に拡散してゲート耐圧が劣化したり、高誘電体膜とシリ
コンの間の界面に誘電率の低い薄膜層が形成され、実効
的なゲート絶縁膜厚が著しく増大してしまう。
ンをショットキー接合にて低温で（例えば４５０℃以下
で）形成するので、ゲート形成後４５０℃以上の高温熱
処理工程が存在しない。したがって、第１の実施形態に
示した高誘電率膜や強誘電体膜をゲート絶縁膜に使用す
ることができ、またゲート電極にはメタル材料（Ｔｉ
Ｎ、ＷＮ、Ａｌ、Ｗ、Ｒｕなど）を使用することができ
る。もしゲート形成後に８００−１０００℃程度の高温
工程が存在すると、メタルゲート原子がゲート絶縁膜中
に拡散してゲート耐圧が劣化したり、高誘電体膜とシリ
コンの間の界面に誘電率の低い薄膜層が形成され、実効
的なゲート絶縁膜厚が著しく増大してしまう。
【００６７】ここではゲート絶縁膜材料としてＴａ2Ｏ5
膜、メタルゲート材料としてバリアメタルＴｉＮとＡｌ
の積層構造を用いた場合を示す。
膜、メタルゲート材料としてバリアメタルＴｉＮとＡｌ
の積層構造を用いた場合を示す。
【００６８】詳しく製造方法を述べると、例えば、図２
０（ａ），（ｂ）に示すように、Ｓｉ−ｆｉｎ１０３の
側面をＨＦ処理によって露出させ、０．７ｎｍ程度のシ
リコン窒化膜（ＮＯ窒化オキシナイトライド膜）を形成
する。その上にＴａ2Ｏ5膜を約３ｎｍ、ＣＶＤ成膜し、
シリコン窒化膜とＴａ2Ｏ5膜とが積層されたゲート絶縁
膜７０５を形成する。このときゲート絶縁膜７０５の酸
化膜換算膜厚は１．５ｎｍ以下となる。
０（ａ），（ｂ）に示すように、Ｓｉ−ｆｉｎ１０３の
側面をＨＦ処理によって露出させ、０．７ｎｍ程度のシ
リコン窒化膜（ＮＯ窒化オキシナイトライド膜）を形成
する。その上にＴａ2Ｏ5膜を約３ｎｍ、ＣＶＤ成膜し、
シリコン窒化膜とＴａ2Ｏ5膜とが積層されたゲート絶縁
膜７０５を形成する。このときゲート絶縁膜７０５の酸
化膜換算膜厚は１．５ｎｍ以下となる。
【００６９】次に、リソグラフィとＲＩＥを用いたパタ
ーニングによりメタルゲート電極７０６を形成する。以
下に、より詳細に説明する。バリアメタルとして膜厚５
ｎｍ程度のＴｉＮをＣＶＤにて形成した後、例えば膜厚
１５０ｎｍ程度のＡｌを堆積する。ＣＭＰを用いてＡｌ
を平坦化する。次いで、リソグラフィとＲＩＥを用いて
ＡｌとＴｉＮとの積層構造をエッチングすることによっ
てメタルゲート電極７０６を形成する。その後、メタル
ゲート電極７０６の側面に１０ｎｍ程度のＳｉＮ側壁絶
縁膜１１２を形成する。
ーニングによりメタルゲート電極７０６を形成する。以
下に、より詳細に説明する。バリアメタルとして膜厚５
ｎｍ程度のＴｉＮをＣＶＤにて形成した後、例えば膜厚
１５０ｎｍ程度のＡｌを堆積する。ＣＭＰを用いてＡｌ
を平坦化する。次いで、リソグラフィとＲＩＥを用いて
ＡｌとＴｉＮとの積層構造をエッチングすることによっ
てメタルゲート電極７０６を形成する。その後、メタル
ゲート電極７０６の側面に１０ｎｍ程度のＳｉＮ側壁絶
縁膜１１２を形成する。
【００７０】次いで、図２１（ａ），（ｂ）に示すよう
に、２００ｎｍ程度の膜厚のＴＥＯＳ膜１１３を堆積し
ＣＭＰで平坦化し、メタルゲート電極７０６の表面を露
出させる。
に、２００ｎｍ程度の膜厚のＴＥＯＳ膜１１３を堆積し
ＣＭＰで平坦化し、メタルゲート電極７０６の表面を露
出させる。
【００７１】その後、図２２（ａ），（ｂ）に示すよう
に、リソグラフィ及びＲＩＥ等により、ソース／ドレイ
ン領域のＴＥＯＳ膜１１３を選択的にエッチング除去
し、溝７１６を形成する。次いで、図２３（ａ），
（ｂ）に示すように、溝７１６内にメタル材料（例えば
ＰｔやＥｒ）をダマシン法を用いて埋め込みした後、低
温で（例えば４５０℃以下で）シリサイド反応を起こさ
せてシリサイドメタル（例えばＰｔＳｉやＥｒＳｉ２）
を形成し、Ｓｉ−ｆｉｎ１０３とショットキー接合する
メタル・ソース／ドレイン電極１０７を形成する。
に、リソグラフィ及びＲＩＥ等により、ソース／ドレイ
ン領域のＴＥＯＳ膜１１３を選択的にエッチング除去
し、溝７１６を形成する。次いで、図２３（ａ），
（ｂ）に示すように、溝７１６内にメタル材料（例えば
ＰｔやＥｒ）をダマシン法を用いて埋め込みした後、低
温で（例えば４５０℃以下で）シリサイド反応を起こさ
せてシリサイドメタル（例えばＰｔＳｉやＥｒＳｉ２）
を形成し、Ｓｉ−ｆｉｎ１０３とショットキー接合する
メタル・ソース／ドレイン電極１０７を形成する。
【００７２】ソースおよびドレイン形成後は通常のＬＳ
Ｉ製造プロセスと同様である。すなわち、層間絶縁膜Ｔ
ＥＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲー
ト電極上にコンタクトホールを開孔し、上層金属配線
（例えばＣｕ配線）をデュアルダマシン法にて形成す
る。
Ｉ製造プロセスと同様である。すなわち、層間絶縁膜Ｔ
ＥＯＳをＣＶＤで堆積し、ソース／ドレインおよびゲー
ト電極上にコンタクトホールを開孔し、上層金属配線
（例えばＣｕ配線）をデュアルダマシン法にて形成す
る。
【００７３】このような構成にすれば、第１の実施形態
で述べた効果に加え、ダマシン法を用いてゲート電極を
形成するより場合よりも、工程数を削減できるという効
果を有する。
で述べた効果に加え、ダマシン法を用いてゲート電極を
形成するより場合よりも、工程数を削減できるという効
果を有する。
【００７４】なお、本発明は、上記実施形態に限定され
るものではなく、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することが可能である。
るものではなく、本発明は、その要旨を逸脱しない範囲
で、種々変形して実施することが可能である。
【００７５】
【発明の効果】以上説明したように本発明によれば、シ
ョットキー接合するソース及びドレインが形成されてい
るために、ソース／ドレインを形成するための半導体層
へのイオン注入が不要になり、従来の縦型チャネル・ダ
ブルゲートＭＩＳＦＥＴよりも製造が容易になる。ま
た、ソース及びドレインをメタルのショットキー接合で
形成するため、ソース／ドレインを低抵抗化できる。半
導体層の４側面がメタル材料（メタルゲート、メタルソ
ース／ドレイン）で覆われているため、チャネル内に発
生する熱を逃がすことができ、セルフヒーティング現象
を抑制できる。
ョットキー接合するソース及びドレインが形成されてい
るために、ソース／ドレインを形成するための半導体層
へのイオン注入が不要になり、従来の縦型チャネル・ダ
ブルゲートＭＩＳＦＥＴよりも製造が容易になる。ま
た、ソース及びドレインをメタルのショットキー接合で
形成するため、ソース／ドレインを低抵抗化できる。半
導体層の４側面がメタル材料（メタルゲート、メタルソ
ース／ドレイン）で覆われているため、チャネル内に発
生する熱を逃がすことができ、セルフヒーティング現象
を抑制できる。
【図１】第１の実施形態に係わる半導体装置の概略構成
を示す斜視図。
を示す斜視図。
【図２】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図４】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図５】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図６】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図７】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図８】第１の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図９】第２の実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図１０】第２の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１１】第３の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１２】第３の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１３】第３の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１４】第３の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１５】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１６】第４の実施形態に係わる半導体装置の製造工
程を示す工程断面図。
程を示す工程断面図。
【図１７】第５の実施形態に係わるＮＭＩＳＦＥＴの構
成を示す断面図
成を示す断面図
【図１８】第６の実施形態に係わるＭＩＳＦＥＴの構造
を説明するためのゲート長（図１のＡ−Ａ’方向に相
当）方向の断面図。
を説明するためのゲート長（図１のＡ−Ａ’方向に相
当）方向の断面図。
【図１９】第７の実施形態に係わるＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２０】第７の実施形態に係わるＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２１】第７の実施形態に係わるＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２２】第７の実施形態に係わるＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２３】第７の実施形態に係わるＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
１０１…Ｓｉ支持基板 １０２…シリコン酸化膜 １０３…Ｓｉ−ｆｉｎ（半導体層） １０４…シリコン窒化膜 １０５…ゲート絶縁膜 １０６…メタルゲート電極 １０６ａ…メタルゲート電極 １０６ｂ…メタルゲート電極 １０７…メタル・ソース／ドレイン電極 １１１…ｐｏｌｙ−Ｓｉ層 １１１…ダミーゲート １１２…Ｎ側壁絶縁膜 １１３…ＴＥＯＳ膜 １１４…ゲート溝 １１５…レジスト膜 １１６…ソース／ドレイン溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ３０１Ｇ 29/417 ３０１Ｓ 29/78 ３０１Ｘ ６１７Ｋ (72)発明者 齋藤 友博 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 松尾 浩司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 AA09 BB02 BB04 BB18 BB19 BB22 BB30 BB33 CC03 CC05 DD03 DD75 DD78 DD81 DD84 FF04 FF18 FF26 GG09 5F048 AA07 AC01 AC04 BA16 BB09 BB10 BB11 BB12 BB17 BC01 BD01 BD07 BF07 BF15 BF16 5F110 AA06 AA30 BB04 CC01 DD05 EE01 EE02 EE03 EE04 EE14 EE22 EE29 EE38 EE41 EE42 EE45 FF01 FF04 FF09 FF29 GG02 GG12 GG25 HK05 HK50 HL02 NN02 NN23 NN35 QQ19 5F140 AA10 AA21 AA29 AA39 AB01 AB03 AC36 BA01 BB05 BC13 BC15 BD07 BD11 BD12 BD13 BE10 BF01 BF05 BF07 BF10 BF11 BF15 BG04 BG08 BG14 BG36 BG38 BG40 BJ01 BJ08 BJ30 BK28 BK34 CA03 CC15
Claims (5)
- 【請求項１】一部に、ほぼ直方体状の半導体層が形成さ
れた基板と、 前記半導体層の対向する一対の側面上にそれぞれ形成さ
れたゲート絶縁膜と、 このゲート絶縁膜上に形成され、金属材料からなるゲー
ト電極と、 前記ゲート絶縁膜が形成されていない半導体層の対向す
る一対の側面上に形成され、該半導体層とショットキー
接合された金属材料からなるソース及びドレイン電極と
を具備するＭＩＳＦＥＴを具備してなることを特徴とす
る半導体装置。 - 【請求項２】前記基板は、ＳＯＩ基板であることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】前記基板上に、前記ゲート電極の仕事関数
が異なる複数のＭＩＳＦＥＴが混在して形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記基板上に、前記ソース及びドレイン電
極の仕事関数が異なる複数のＭＩＳＦＥＴが混在して形
成されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項５】基板の一部に、ほぼ直方体状の半導体層を
形成する工程と、 前記半導体層の対向する一対の側面に沿ったゲート絶縁
膜と、前記ゲート絶縁膜上に金属材料で構成されたゲー
ト電極と、前記半導体層を覆うと共に該ゲート電極の周
囲を囲う層間絶縁膜を形成する工程と、 前記層間絶縁膜に、前記半導体層の前記ゲート絶縁膜が
形成されていない対向する両側面が露出する溝を形成す
る工程と、 前記溝内に、前記半導体層とショットキー接合する金属
材料からなるソース及びドレイン電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093663A JP2002289871A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
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| JP2001093663A JP2002289871A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置及びその製造方法 |
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|---|---|
| JP2002289871A true JP2002289871A (ja) | 2002-10-04 |
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ID=18947971
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