CN104518026A - 带有梯度含锗沟道的FinFET - Google Patents
带有梯度含锗沟道的FinFET Download PDFInfo
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Abstract
一种方法包括：形成半导体鳍状件，在该半导体鳍状件的顶面和侧壁上形成伪栅极，以及去除该伪栅极以形成凹槽。该半导体鳍状件暴露于该凹槽。在去除该伪栅极之后，对该半导体鳍状件实施氧化以形成位于该凹槽中的富集的含锗鳍状件和位于该富集的含锗鳍状件的顶面和侧壁上的氧化硅层。该方法还包括在该富集的含锗鳍状件上方形成栅极电介质，以及在该栅极电介质上方形成栅电极。本发明还包括带有梯度含锗沟道的FinFET。
Description
技术领域
本发明涉及带有梯度含锗沟道的FinFET。
背景技术
金属氧化物半导体（MOS）晶体管的速度与MOS晶体管的驱动电流密切相关，而该驱动电流进一步与MOS晶体管的沟道中的电荷迁移率密切相关。例如，当NMOS晶体管的沟道区域中的电子迁移率较高时，该NMOS晶体管具有较大的驱动电流，而当PMOS晶体管的沟道区域中的空穴迁移率较高时，该PMOS晶体管具有较大的驱动电流。由此，包含III族和V族元素的锗、硅锗和化合物半导体材料（下文称为III-V族化合物半导体）由于其较高的电子迁移率和/或空穴迁移率而成为了形成MOS器件的良好候选物。
锗、硅锗和III-V族化合物半导体区域对形成鳍式场效应晶体管（FinFET）的沟道区域来说也是很有前途的材料。目前正在对进一步改进FinFET上的驱动电流的方法和结构进行研究。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括：形成半导体鳍状件；在所述半导体鳍状件的顶面和侧壁上形成伪栅极；去除所述伪栅极以形成凹槽，其中，所述半导体鳍状件暴露于所述凹槽；在去除所述伪栅极之后，对所述半导体鳍状件实施氧化以形成：位于所述凹槽中的富集的含锗鳍状件；和位于所述富集的含锗鳍状件的顶面和侧壁上的氧化硅层；在所述富集的含锗鳍状件上方形成栅极电介质；以及在所述栅极电介质上方形成栅电极。
在上述方法中，还包括：在所述氧化之后和形成所述栅极电介质之前，去除所述氧化硅层。
在上述方法中，还包括：在所述伪栅极的相对侧上形成源极和漏极区域；以及在去除所述伪栅极之前，形成层间电介质（ILD）以覆盖所述源极和漏极区域。
在上述方法中，还包括：在所述伪栅极的相对侧上形成源极和漏极区域；以及在去除所述伪栅极之前，形成层间电介质（ILD）以覆盖所述源极和漏极区域，该方法还包括：在所述氧化之前，实施退火。
在上述方法中，还包括：在所述伪栅极的相对侧上形成源极和漏极区域；以及在去除所述伪栅极之前，形成层间电介质（ILD）以覆盖所述源极和漏极区域，该方法还包括：在所述氧化之前，实施退火，其中，以高于所述富集的含锗鳍状件的熔化温度的温度实施所述退火。
在上述方法中，其中，所述半导体鳍状件包含硅锗，并且在所述氧化中富集所述硅锗。
在上述方法中，其中，所述半导体鳍状件包含硅鳍状件，并且所述方法还包括：在去除所述伪栅极之后，在所述硅鳍状件的侧壁和顶面上形成硅锗层，其中，在所述氧化中氧化所述硅锗层。
在上述方法中，其中，以介于大约400℃和大约600℃之间的温度实施所述氧化。
根据本发明的另一方面，还提供了一种方法，包括：形成延伸至硅衬底中的隔离区域；实施外延以替换所述硅衬底位于所述隔离区域之间的部分以形成硅锗带状件；将所述隔离区域凹进，其中，位于所述凹进的隔离区域的顶面上方的所述硅锗带状件的顶部形成硅锗鳍状件；在所述硅锗鳍状件的侧壁和顶面上形成伪栅极堆叠件；在所述伪栅极堆叠件的侧部上形成源极/漏极区域；形成层间电介质（ILD）以覆盖所述源极/漏极区域；去除所述伪栅极堆叠件以在所述ILD中形成凹槽；以及对所述硅锗鳍状件暴露于所述凹槽的部分实施氧化，以形成富集的含锗半导体鳍状件。
在上述方法中，还包括：在所述凹槽中形成替换栅极，其中，所述替换栅极和所述源极/漏极区域形成鳍式场效应晶体管（FinFET）的一部分。
在上述方法中，还包括：在所述凹槽中形成替换栅极，其中，所述替换栅极和所述源极/漏极区域形成鳍式场效应晶体管（FinFET）的一部分，该方法还包括：在形成所述替换栅极之前，去除在所述氧化中形成的氧化硅层。
在上述方法中，其中，形成所述源极/漏极区域包括：将所述硅锗鳍状件未被所述伪栅极堆叠件覆盖的部分凹进以形成附加凹槽；以及从所述附加凹槽外延生长所述源极/漏极区域。
在上述方法中，还包括：在实施所述氧化之前，以高于800℃的退火温度实施退火。
在上述方法中，还包括：在实施所述氧化之前，以高于800℃的退火温度实施退火，其中，部分所述富集的含锗半导体鳍状件的熔化温度低于所述退火温度。
在上述方法中，其中，部分所述富集的含锗半导体鳍状件的锗百分比高于大约60%。
在上述方法中，其中，所述硅锗带状件具有第一锗百分比，并且所述富集的含锗半导体鳍状件具有第二锗百分比，所述第二锗百分比高于所述第一锗百分比。
在上述方法中，其中，所述硅锗带状件具有第一锗百分比，并且所述富集的含锗半导体鳍状件具有第二锗百分比，所述第二锗百分比高于所述第一锗百分比，其中，所述富集的含锗半导体鳍状件的外部具有所述第二锗百分比，并且所述富集的含锗半导体鳍状件的中部具有所述第一锗百分比。
根据本发明的又一方面，还提供了一种集成电路结构，包括：隔离结构，延伸至半导体衬底中；含锗半导体鳍状件，高于所述隔离结构的顶面，其中，所述含锗半导体鳍状件包括：中部，具有第一锗百分比；和侧壁部分，位于所述中部的相对侧上，其中，所述侧壁部分具有梯度锗百分比，其中，所述侧壁部分的外部的锗百分比高于相应内部的锗百分比；栅极电介质，位于所述含锗半导体鳍状件的侧壁和顶面上；以及栅电极，位于所述栅极电介质上方。
在上述集成电路结构中，其中，所述含锗半导体鳍状件还包括位于所述中部上方的顶部，其中，所述顶部具有梯度锗百分比，所述顶部的上部的锗百分比高于相应下部的锗百分比。
在上述集成电路结构中，其中，所述侧壁部分延伸至所述隔离结构的所述顶面下方。
附图说明
为了全面理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1至图9B是根据一些示例性实施例制造鳍式场效应晶体管（FinFET）的中间阶段的截面图和透视图；并且
图10至图18B是根据可选实施例制造FinFET的中间阶段的截面图和透视图。
具体实施方式
以下详细讨论了本发明的实施例的制造和使用。然而，应该理解，实施例提供了许多能够在很多特定环境中实现的可用构思。本发明中论述的特定实施例是说明性的而不对本发明造成限制。
根据各个示例性实施例，本发明提供了鳍式场效应晶体管（FinFET）及其制造方法。示出了形成FinFET的中间阶段。论述了实施例的变形例。在全部各个视图和所示出的实施例中，类似参考标号表示类似元件。
图1至图9B是根据一些示例性实施例的在制造FinFET的中间阶段的透视图和截面图。图1示出了初始结构的透视图。初始结构包括晶圆100，该晶圆100包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以进一步是硅衬底。衬底20可以掺杂p型杂质或者n型杂质。可以形成诸如浅沟槽隔离（STI）区域22的隔离区域以从衬底20的顶面延伸至衬底20中，其中，衬底20的顶面还可以是晶圆100的主面100A。衬底20处于相邻STI区域22之间的部分称为半导体带状件21。STI区域22的顶面可以与硬掩模层25的顶面齐平，该硬掩模层25在形成STI区域22期间用作化学机械抛光（CMP）停止层。衬垫氧化物层23形成在硬掩模层25和半导体带状件21之间。
图2示出了将图1中的半导体带状件21的顶部替换为硅锗带状件24。在半导体带状件21的替换中，首先去除衬垫氧化物层23和硬掩模层25。然后，将半导体带状件21的至少顶部或者基本上半导体带状件21的整体去除以形成凹槽（未示出，已由硅锗带状件24占据）。接着，实施外延以在凹槽中外延生长硅锗带状件24，形成图2中的结构。在一些实施例中，硅锗带状件24的锗原子百分比介于大约15%和大约60%之间，然而锗原子百分比还可以更高或者更低。将硅锗带状件24生长为高于STI区域22的顶面。接着，实施诸如CMP的平坦化步骤以使硅锗带状件24的顶面与STI区域22的顶面齐平。在硅锗带状件24的外延期间，可以伴随着外延的进行原位掺杂诸如磷或砷的n型杂质。
参考图3，使STI区域22凹进（recessed），使得硅锗带状件24的顶部高于STI区域22的顶面，以形成硅锗鳍状件24’。根据一些实施例，硅锗带状件24与半导体带状件21的下方剩余部分之间的界面低于凹进的STI区域22的顶面22A’。
参考图4，栅极堆叠件32形成在硅锗鳍状件24’的顶面和侧壁上。在一些实施例中，栅极堆叠件32包括栅极电介质26和位于该栅极电介质26上方的栅电极28。可以使用例如多晶硅来形成栅电极28，然而还可以使用其他材料，诸如金属硅化物、金属氮化物等等。栅极堆叠件32还可以包含位于栅电极28上方的硬掩模层30。硬掩模层30可以包括例如氮化硅，并且可以是单层或者包括多个层的复合层。栅极堆叠件32可以跨过多个硅锗鳍状件24’和/或STI区域22。栅极堆叠件32的纵向还可以基本上垂直于硅锗鳍状件24’的纵向。根据本发明的实施例，栅极堆叠件32是伪栅极堆叠件，并且将在后续步骤中由替换栅极替换。
接着，图4中还示出，栅极间隔件34形成在栅极堆叠件32的侧壁上。在一些实施例中，栅极间隔件34包含氧化硅、氮化硅等等，并且可以具有多层结构。
还参考图4，实施蚀刻步骤以蚀刻硅锗带状件24（图3）未被栅极堆叠件32和栅极间隔件34覆盖的部分。接着，通过在由去除部分硅锗带状件24留下的凹槽中选择性生长半导体材料来形成外延区域36。在一些示例性实施例中，外延区域36包含锗百分比介于大约15%和大约60%之间的硅锗。外延区域36的进一步外延生长使外延区域36横向延展，并且开始形成斜面（facet）。在可选实施例中，硅锗带状件24的暴露部分并不凹进并且使用另一半导体进行再生长。相反，注入硅锗带状件24以形成用于生成的FinFET的源极和漏极区域（也标记为36）。然而，在这些实施例中，外延区域36不具有斜面。
在一些实施例中，在外延区域36的生长期间，原位掺杂诸如硼的P型杂质以形成源极和漏极区域，该源极和漏极区域也使用参考标号36进行标记。可选地，在形成外延区域36期间未掺杂p型杂质。而是在外延步骤之后，注入外延区域36以在栅极堆叠件32的相对侧上形成源极和漏极区域36。可以实施退火以活化源极/漏极区域36。在一些实施例中，退火温度高于随后形成的富锗鳍状件部分24B（图8A和图8B）的熔化温度，其中，该熔化温度可以是大约600℃。例如，退火温度可以高于大约800℃，并且可以是大约1,000℃或者更高。
接着，如图5所示，形成层间电介质（ILD）38。尽管未示出，然而还可以在形成ILD38之前形成缓冲氧化物层和接触蚀刻停止层（CESL）。ILD38可以包括使用例如可流动化学汽相沉积（FCVD）形成的可流动氧化物。接着，可以实施化学机械抛光（CMP）以使ILD38、栅极堆叠件32和栅极间隔件34的顶面相互齐平。
接着，如图6A所示，在蚀刻步骤中去除伪栅极堆叠件32，从而形成延伸至ILD38中的凹槽40。为了示出ILD38前部后面的部件，未在图6A、图7A、图8A和图9A中示出ILD38、半导体带状件21、源极/漏极区域36、STI区域22等等的一些前部，以使内部的部件可以示出。可以理解，ILD38、半导体带状件21、源极/漏极区域36和STI区域22的未示出部分仍存在。在去除伪栅极堆叠件32之后，硅锗鳍状件24’的中部暴露于凹槽40。在去除伪栅极堆叠件32期间，当蚀刻伪栅极堆叠件32的顶层（比如硬掩模层30和伪栅电极28）时，可以使用伪栅极堆叠件32的底层（比如伪栅极氧化物26）作为蚀刻停止层。在去除伪栅极堆叠件32的顶层之后去除伪栅极堆叠件32的底层。
图6B示出了图6A中的结构的截面图，其中，该截面图由图6A中的包括剖切线6B-6B的平面获得，该平面穿过凹槽40。如图6B所示，硅锗鳍状件24’暴露于凹槽40。
图7A和图7B示出了将硅锗鳍状件24’富集（condensation），以增大所得到的FinFET的沟道区域中的锗百分比。在一些实施例中，通过在含氧环境中氧化硅锗鳍状件24’而在介于大约400℃和600℃之间的温度条件下实施富集。含氧环境中可以包括氧气（O2）。硅锗区域中的硅比同一硅锗区域中的锗更容易氧化。由此，硅锗鳍状件24’中的硅原子被氧化，并且硅锗鳍状件24’中的锗原子基本保持未被氧化的状态。锗原子可以朝着硅锗鳍状件24’的中心向内扩散，而硅原子可以朝着硅锗鳍状件24’的边缘和顶面向外扩散。由此，硅氧化物层42形成在硅锗鳍状件24’的侧壁和顶面上，该硅氧化物层42在下文中称为含锗半导体鳍状件24’。
图7B示出了图7A中的结构的截面图，其中，该截面图由图7A中的平面剖切线7B-7B获得。如图7B中所示，作为氧化的结果，剩下的含锗半导体鳍状件24’的宽度W1小于部分半导体带状件21的宽度W2。在一些实施例中，宽度W1介于大约4nm和大约10nm的范围内，并且宽度W2介于大约6nm和大约12nm的范围内。差值W2-W1还可以大于大约1nm，或者大于大约2nm。
氧化使含锗半导体鳍状件24’的顶部和侧壁表面部分的锗浓度提高。在氧化之后，顶部和侧壁表面部分24B（下文中也称为富锗部分24B）的锗浓度高于含锗半导体鳍状件24’的内部24A的锗浓度。在实施氧化之前，中部24A的锗百分比可以等于硅锗鳍状件24’的锗百分比。富锗部分24B的锗百分比可以介于大约45%和大约100%之间。此外，富锗部分24B具有梯度锗百分比，其中，最外部的锗百分比最高。在箭头44的方向上，锗百分比逐渐和连续减小，直到锗百分比降低至中部24A的锗百分比。示意性地示出层24B1、层24B2和层24B3以显示具有逐渐减小的锗百分比的层。而且，具有增大的锗百分比的富锗部分24B延伸至STI区域22的顶面22A’下方，例如介于大约1nm和大约3nm之间的深度。
接着，如图8A和图8B中所示，去除氧化硅层42，并且暴露出含锗半导体鳍状件24’。图8A和图8B分别示出了透视图和截面图，其中，图8B中的截面图由图8A中的包含剖切线8B-8B的垂直平面获得。
图9A和图9B示出了包括栅极电介质46和栅电极48的替换栅极的形成。图9A和图9B分别示出了透视图和截面图，其中，图9B中的截面图由图9A中的包含剖切线9B-9B的垂直平面获得。未示出形成栅极电介质46和栅电极48的中间阶段，以下参照图9A和图9B对该中间阶段进行简要描述。在一些实施例中，可以首先在含锗半导体鳍状件24’上形成（或者不形成）硅保护件（未示出）。然后，在凹槽40（图8A和图8B）中以及含锗半导体鳍状件24’和ILD38的顶面和侧壁上将栅极介电层46形成为毯层（blanket layer）。根据一些实施例，栅极介电层46包含氧化硅、氮化硅或者它们的多层。在可选实施例中，栅极介电层46包含高k介电材料。在该实施例中，栅极介电层46的k值高于大约7.0，并且可以包括Hf、Al、Zr、La等等的金属氧化物或者硅化物。接着，导电材料48形成在栅极介电层46上方，并且填充剩下的凹槽40（图8A）。导电材料48可以包含诸如TiN、TaN、TaC、Co、Ru、Al、Cu、W、它们的混合物或者它们的多层的含金属材料。在填充导电材料48之后，可以实施CMP来去除栅极介电层46和导电材料48的位于ILD38的顶面上方的多余部分。由此，所得到的导电材料48和栅极介电层46的剩余部分形成了所得到的FinFET50的替换栅极。
图10至图18B根据可选实施例示出了形成FinFET的中间阶段的截面图和透视图。除非特别说明，否则在这些实施例中的组件的材料和形成方法基本上与图1至图9B中示出的实施例中的类似参考标号所标记的类似组件相同。因此，与图10至图18B中所示出的组件的形成工艺和材料相关的细节可以在图1至图9B中所示出的实施例的讨论中找到。
图10至图13示出的工艺与图1至图5中的工艺类似。然而，在这些实施例中，并未实施将半导体带状件21的顶部替换为硅锗带状件24的工艺步骤（图2）。由此，图11中所示出的半导体鳍状件24’由与衬底20相同的半导体材料形成，其中，该半导体材料可以是晶体硅或者晶体硅碳，并且可以不含锗。
在这里简短地描述了图10至图14中示出的工艺步骤，并且材料细节和工艺的细节可在图1至图5中示出的实施例中找到。参照图10，将STI区域22形成为延伸至半导体衬底20中，其中，半导体带状件21（其为原始半导体衬底20的一部分）位于STI区域22之间。形成衬垫氧化物层23和硬掩模层25来帮助形成STI区域22。接着，在图11中，去除衬垫氧化物层23和硬掩模层25，从而使STI区域22凹进。下文中将半导体带状件21的顶部称为硅鳍状件24’。
图12示出了伪栅极堆叠件32和栅极间隔件34的形成。栅极堆叠件32可以包括伪氧化物26、伪栅电极28和硬掩模层30。在形成伪栅极堆叠件32和栅极间隔件34之后，形成源极和漏极区域36。示例性形成工艺包括蚀刻硅鳍状件24’的未被伪栅极堆叠件32和栅极间隔件34覆盖的部分，并且实施外延以再生长源极和漏极区域36。在一些示例性实施例中，源极和漏极区域36可以包括硅锗。然后，实施退火以活化源极/漏极区域36。实施退火步骤的温度（比如800℃至约1000℃）可以高于随后形成的富锗层56（图16A）的熔化温度（比如600℃左右）。然后，如图13所示，形成ILD38。
接着，如图14所示，去除伪栅极堆叠件32来形成凹槽40。由此，暴露出硅鳍状件24’。图15A和图15B分别示出了用于在硅鳍状件24’的暴露的顶面和侧壁上形成硅锗层52的外延的透视图和截面图。图15B中的截面图由图15A中的包含剖切线15B-15B的平面获得。在一些实施例中，硅锗层52的锗浓度介于大约15%和大约60%之间，但是锗百分比可以更高或者更低。硅锗层52的厚度T1（图15B）可以介于大约10nm和大约30nm之间。
接着，实施氧化以将硅锗层52中的硅氧化，以富集硅锗层52中的锗原子。所得到的的结构如图16A和图16B中所示，该图16A和图16B分别是透视图和截面图。在氧化中，硅锗层52中的锗原子也向内扩散。由此，含锗半导体层56形成在氧化硅层54内，并且含锗层56中的锗百分比增至高于硅锗层52中的锗百分比。由此，含锗层56可选地称为富锗层56。含锗半导体层56的锗百分比可以介于大约45%和大约100%之间。另外，含锗半导体层56具有梯度锗百分比，其中，最外部的锗百分比最高。由图16A中的包含剖切线16B-16B的平面获得图16B中的截面图。在箭头44的方向上，锗百分比逐渐地并且连续地降低，直到锗百分比降低至例如中心区域24A中的0%。示意性地示出层56A、层56B和层56C以显示具有不同锗百分比的层。而且，含锗半导体层56可以延伸至STI区域22的顶面22A’下方，例如介于大约1nm和大约5nm之间的深度。
如图16B中所示，作为氧化的结果，剩余的含锗半导体鳍状件24’的宽度W1可以小于部分半导体带状件21的宽度W2。在一些实施例中，硅锗层52（图15B）的厚度T1足够大，宽度W1还可以等于或者大于宽度W2。在一些实施例中，宽度W1介于大约4nm和大约10nm的范围内，而宽度W2介于大约6nm和大约12nm的范围内。差值W2-W1还可以大于大约1nm。
接着，如图17所示，去除氧化硅层54，并且暴露含锗半导体层56。
图18A和图18B分别示出了形成包括栅极电介质46和栅电极48的替换栅极的透视图和截面图。材料和形成工艺的细节基本与图9A和图9B中的相同，此处不再重复。由此形成了FinFET50。
在本发明的实施例中，在形成源极和漏极区域之后实施富锗层的形成，其中，通过锗富集形成富锗层。当富锗层的锗百分比高于大约60%时，该富锗层具有600℃左右的低熔点。因此，如果在形成FinFET的早期阶段中形成富锗鳍状件，则会由于形成FinFET中的各种工艺步骤（比如源极/漏极活化）采用高达大约1,000℃的高温而产生问题（这发生在通常的工艺中）。在本发明的实施例中，由于在所有高温工艺完成之后实施锗百分比的提高，因此本发明的工艺与现有的FinFET形成工艺兼容。
根据一些实施例，一种方法包括：形成半导体鳍状件，在该半导体鳍状件的顶面和侧壁上形成伪栅极，以及去除该伪栅极以形成凹槽。该半导体鳍状件暴露于该凹槽。在去除该伪栅极之后，对该半导体鳍状件实施氧化以形成位于该凹槽中的富集的含锗鳍状件和位于该富集的含锗鳍状件的顶面和侧壁上的氧化硅层。该方法还包括在该富集的含锗鳍状件上方形成栅极电介质，以及在该栅极电介质上方形成栅电极。
根据其他实施例，一种方法包括：形成延伸至硅衬底中的隔离区域，实施外延以替换该硅衬底的位于该隔离区域之间的部分，以形成硅锗带状件，以及使该隔离区域凹进。在凹进的该隔离区域的顶面上方的该硅锗带状件的顶部形成硅锗鳍状件。然后，在该硅锗鳍状件的侧壁和顶面上形成伪栅极堆叠件。在该伪栅极堆叠件的侧部上形成源极/漏极区域。形成ILD以覆盖该源极/漏极区域。去除该伪栅极堆叠件以形成延伸至该ILD中的凹槽。对该硅锗鳍状件暴露于该凹槽的部分实施氧化，以形成富集的含锗半导体鳍状件。
根据另外的其他实施例，一种集成电路结构包括：延伸至半导体衬底中的隔离结构，以及高于该隔离结构的顶面的含锗半导体鳍状件。该含锗半导体鳍状件包括：具有第一锗百分比的中部，以及位于该中部相对侧上的侧壁部分。该侧壁部分具有梯度锗百分比，该侧壁部分的外部的锗百分比高于相应内部的锗百分比。栅极电介质形成在该含锗半导体鳍状件的侧壁和顶面上。栅电极形成在该栅极电介质上方。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
Claims (10)
1.一种方法，包括：
形成半导体鳍状件；
在所述半导体鳍状件的顶面和侧壁上形成伪栅极；
去除所述伪栅极以形成凹槽，其中，所述半导体鳍状件暴露于所述凹槽；
在去除所述伪栅极之后，对所述半导体鳍状件实施氧化以形成：
位于所述凹槽中的富集的含锗鳍状件；和
位于所述富集的含锗鳍状件的顶面和侧壁上的氧化硅层；
在所述富集的含锗鳍状件上方形成栅极电介质；以及
在所述栅极电介质上方形成栅电极。
2.根据权利要求1所述的方法，还包括：
在所述氧化之后和形成所述栅极电介质之前，去除所述氧化硅层。
3.根据权利要求1所述的方法，还包括：
在所述伪栅极的相对侧上形成源极和漏极区域；以及
在去除所述伪栅极之前，形成层间电介质（ILD）以覆盖所述源极和漏极区域。
4.根据权利要求3所述的方法，还包括：在所述氧化之前，实施退火。
5.一种方法，包括：
形成延伸至硅衬底中的隔离区域；
实施外延以替换所述硅衬底位于所述隔离区域之间的部分以形成硅锗带状件；
将所述隔离区域凹进，其中，位于所述凹进的隔离区域的顶面上方的所述硅锗带状件的顶部形成硅锗鳍状件；
在所述硅锗鳍状件的侧壁和顶面上形成伪栅极堆叠件；
在所述伪栅极堆叠件的侧部上形成源极/漏极区域；
形成层间电介质（ILD）以覆盖所述源极/漏极区域；
去除所述伪栅极堆叠件以在所述ILD中形成凹槽；以及
对所述硅锗鳍状件暴露于所述凹槽的部分实施氧化，以形成富集的含锗半导体鳍状件。
6.根据权利要求5所述的方法，还包括：
在所述凹槽中形成替换栅极，其中，所述替换栅极和所述源极/漏极区域形成鳍式场效应晶体管（FinFET）的一部分。
7.根据权利要求6所述的方法，还包括：
在形成所述替换栅极之前，去除在所述氧化中形成的氧化硅层。
8.一种集成电路结构，包括：
隔离结构，延伸至半导体衬底中；
含锗半导体鳍状件，高于所述隔离结构的顶面，其中，所述含锗半导体鳍状件包括：
中部，具有第一锗百分比；和
侧壁部分，位于所述中部的相对侧上，其中，所述侧壁部分具有梯度锗百分比，其中，所述侧壁部分的外部的锗百分比高于相应内部的锗百分比；
栅极电介质，位于所述含锗半导体鳍状件的侧壁和顶面上；以及
栅电极，位于所述栅极电介质上方。
9.根据权利要求8所述的集成电路结构，其中，所述含锗半导体鳍状件还包括位于所述中部上方的顶部，其中，所述顶部具有梯度锗百分比，所述顶部的上部的锗百分比高于相应下部的锗百分比。
10.根据权利要求8所述的集成电路结构，其中，所述侧壁部分延伸至所述隔离结构的所述顶面下方。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |