CN108470770A - 鳍式晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 127
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 127
- 239000010703 silicon Substances 0.000 claims abstract description 127
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 60
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 33
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 238000009826 distribution Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 239000012212 insulator Substances 0.000 claims abstract description 5
- 238000000926 separation method Methods 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 14
- 230000007547 defect Effects 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 230000009467 reduction Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 11
- 239000002210 silicon-based material Substances 0.000 abstract description 11
- 230000008569 process Effects 0.000 abstract description 8
- 230000006872 improvement Effects 0.000 description 14
- 239000000203 mixture Substances 0.000 description 9
- 239000004020 conductor Substances 0.000 description 6
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910020751 SixGe1-x Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种鳍式晶体管，包括：具有初始的第一宽度硅鳍体，硅鳍体的底部通过第一绝缘层隔离；源区和漏区形成于硅鳍体中；伪栅去除之后以及在金属栅极结构形成之前，伪栅的被去除区域暴露的硅鳍体的进行了各向同性刻蚀的减薄，锗硅外延层通过外延生长包覆在减薄的硅鳍体的侧面和顶部表面，且锗硅外延层的锗浓度呈梯度分布，金属栅极结构覆盖在锗硅外延层的顶部表面和侧面且由锗硅外延层组成沟道区。本发明还公开了一种鳍式晶体管的制造方法。本发明不需要单独采用锗硅鳍体就能实现采用锗硅材料作为沟道区，能提高器件的导电性能同时不需要采用SRB层，成本低工艺简单。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种鳍式晶体管(FinFETtransistor)。本发明还涉及一种鳍式晶体管的制造方法。
背景技术
随半导体工艺不断发展，工艺节点达10nm之后的工艺流程将可能会导入硅锗(SixGe1-x)或纯锗(pure Ge)做为沟道区(channel)材料。主要原因为锗的电子迁移率(electron mobility)与空穴迁移率(hole mobility)分别为硅(Si)的2.5倍与4倍，这样能在降低操作电压的条件下，大幅提升驱动电流。
但锗(Ge)的导热性(thermal conductivity)较差即热传导系数较低，和高介电常数(HK)材料的界面接触较差(poor HK interface)，以及具有高结面漏电(junctionleakage)等缺点；另外还具有氧化锗(GeO,GeO2)并非稳定态(stable state)的缺点。
其次,若将高浓度锗或纯锗做为沟道区材料，晶圆(wafer)中需要多增加一层应变驰豫缓冲层(strain relax bufer，SRB)，避免锗与硅界面之间的应力过大而产生位错缺陷(dislocation)，增加SRB层会造成制造成本的增加以及工艺复杂度的增加。
如图1所示，是现有鳍式晶体管的剖面图；图1中同时显示了沟道区采用锗材料和采用硅材料的两个晶体管，现有鳍式晶体管包括：
形成于硅衬底101上的硅鳍体105和锗鳍体104，硅鳍体105和锗鳍体104的底部都通过SRB层103和底部的硅衬底101接触，各SRB层103之间通过浅沟槽场氧102隔离。
在锗鳍体104的顶部表面和侧面覆盖有金属栅结构106，在硅鳍体105的顶部表面和侧面覆盖有金属栅结构107；金属栅结构106采用HKMG结构，其中HK表示具有高介电常数材料的栅介质层，MG表示就金属栅；金属栅结构107采用HKMG结构，其中HK表示具有高介电常数材料的栅介质层，MG表示就金属栅；金属栅结构106和107的栅介质层的材料不同并根据各自的需求选取；金属栅结构106和107中的金属栅中包括的功函数层也需要根据各自的需求选取。另外，栅极导电材料层108将各金属栅结构106和107都连接在一起。
通常，各锗鳍体104和硅鳍体105包括多条且平行排列，栅极导电材料层108也包括多条且平行排列，栅极导电材料层108和长度方向和锗鳍体104和硅鳍体105的长度方向垂直。
发明内容
本发明所要解决的技术问题是提供一种鳍式晶体管，不需要单独采用锗硅鳍体就能实现采用锗硅材料作为沟道区，能提高器件的导电性能同时不需要采用SRB层。为此，本发明还提供一种鳍式晶体管的制造方法。
为解决上述技术问题，本发明提供的鳍式晶体管包括：
硅鳍体，由对硅衬底进行光刻刻蚀后形成的条状结构，所述硅鳍体具有初始的第一宽度。
所述硅鳍体的底部通过第一绝缘层隔离且而被所述第一绝缘层隔离的所述硅鳍体的底部保持第一宽度。
源区和漏区形成于所述硅鳍体中且所述源区和所述漏区的形成区域通过覆盖在具有第一宽度的所述硅鳍体的顶部表面和侧面的伪栅自对准定义。
所述伪栅在金属栅极结构形成之前去除，且所述伪栅去除之后以及在所述金属栅极结构形成之前，所述伪栅的被去除区域暴露的所述硅鳍体的进行了各向同性刻蚀的减薄，减薄区域的所述硅鳍体具有第二宽度，锗硅外延层通过外延生长包覆在具有第二宽度的硅鳍体的侧面和顶部表面，在从所述硅鳍体的表面往外的方向上所述锗硅外延层的锗浓度呈梯度分布，所述金属栅极结构覆盖在所述锗硅外延层的顶部表面和侧面且由所述锗硅外延层组成沟道区。
进一步的改进是，在从所述硅鳍体的表面往外的方向上，所述锗硅外延层的锗浓度从0％逐渐变化到100％。
进一步的改进是，所述第一绝缘层为氧化层。
进一步的改进是，所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述硅鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
进一步的改进是，所述鳍式晶体管包括N型鳍式晶体管，所述源区和所述漏区由第一嵌入式外延层组成。
进一步的改进是，所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
进一步的改进是，所述鳍式晶体管包括P型鳍式晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
进一步的改进是，所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
进一步的改进是，所述伪栅由栅氧化层和多晶硅栅叠加而成。
进一步的改进是，所述金属栅极结构为HKMG。
为解决上述技术问题，本发明提供的鳍式晶体管的制造方法包括如下步骤：
步骤一、提供一硅衬底，对所述硅衬底进行光刻刻蚀形成具有条状结构的硅鳍体，所述硅鳍体具有初始的第一宽度。
步骤二、在所述硅鳍体的底部形成第一绝缘层实现所述硅鳍体底部的隔离。
步骤三、形成伪栅，所述伪栅覆盖所述硅鳍体的顶部表面和侧面。
步骤四、在所述伪栅两侧的所述硅鳍体表面形成源区和漏区。
步骤五、去除所述伪栅，进行所述半导体材料的全面刻蚀使所述伪栅去除后暴露出来的所述硅鳍体减薄，减薄区域的所述硅鳍体具有第二宽度。
步骤六、进行锗硅外延生长在所述硅鳍体的减薄区域形成包覆在具有第二宽度的硅鳍体的侧面和顶部表面的锗硅外延层，在从所述硅鳍体的表面往外的方向上所述锗硅外延层的锗浓度呈梯度分布。
步骤七、形成金属栅极结构，所述金属栅极结构覆盖在所述锗硅外延层的顶部表面和侧面且由所述锗硅外延层组成沟道区。
进一步的改进是，在从所述硅鳍体的表面往外的方向上，所述锗硅外延层的锗浓度从0％逐渐变化到100％。
进一步的改进是，所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述硅鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
进一步的改进是，所述鳍式晶体管包括N型鳍式晶体管，所述源区和所述漏区由第一嵌入式外延层组成；或者，所述鳍式晶体管包括P型鳍式晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
进一步的改进是，所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数；所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
本发明的沟道区采用锗硅材料，利用锗硅材料提高器件的导电性能；但是本发明的沟道区的锗硅材料并不是单独由锗硅鳍体组成，而是将锗硅外延层包覆于减薄后的硅鳍体的侧面和顶部表面，且将锗硅外延层的锗浓度设置为呈梯度分布的结构，这样即能够实现沟道区的电学性能由锗硅外延层决定，又能实现避免直接形成锗硅鳍体时需要在锗硅鳍体和底部的硅衬底之间形成SRB层的缺陷，故和现有采用SRB层的结构相比，本发明能减少制造成本以及降低工艺复杂度。
另外，本发明的锗硅材料是在伪栅去除之后金属栅结构形成之前通过对具有较宽的第一宽度的硅鳍体减薄之后在减薄区域的硅鳍体的侧面和顶部表面形成，较宽的第一宽度能降低硅鳍体的深宽比，有利于降低工艺的复杂度，如能使硅鳍体的光刻刻蚀工艺变得更加简单；深宽比的降低还有利于防止硅鳍体在工艺过程中出现弯曲或倒塌等缺陷。
另外，本发明的源漏区是在伪栅去除之前形成，源漏区中通常会采用嵌入式结构，较宽的第一宽度会使嵌入式结构的具有较大的宽度，尺寸的增加有利于嵌入式结构的外延生长，增加嵌入式结构的外延面积并减少嵌入式结构的晶格缺陷。
再次、嵌入式结构的面积增加还有利于源漏区顶部的接触孔的尺寸增加，从而能改善源漏区顶部的接触孔的接触性能，降低接触电阻。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有鳍式晶体管的剖面图；
图2是本发明实施例鳍式晶体管的剖面图；
图3是本发明实施例的锗硅外延层的锗浓度分布曲线。
具体实施方式
如图2所示，是本发明实施例鳍式晶体管的剖面图；本发明实施例鳍式晶体管包括：
硅鳍体3，由对硅衬底1进行光刻刻蚀后形成的条状结构，所述硅鳍体3具有初始的第一宽度。
所述硅鳍体3的底部通过第一绝缘层2隔离且而被所述第一绝缘层2隔离的所述硅鳍体3的底部保持第一宽度。所述第一绝缘层2为氧化层，如所述第一绝缘层2采用浅沟槽场氧。
源区和漏区形成于所述硅鳍体3中且所述源区和所述漏区的形成区域通过覆盖在具有第一宽度的所述硅鳍体3的顶部表面和侧面的伪栅自对准定义。所述伪栅由栅氧化层和多晶硅栅叠加而成。
所述伪栅在金属栅极结构5形成之前去除，且所述伪栅去除之后以及在所述金属栅极结构5形成之前，所述伪栅的被去除区域暴露的所述硅鳍体3的进行了各向同性刻蚀的减薄，减薄区域的所述硅鳍体3具有第二宽度，图2中单独用标记31标出减薄后具有第二宽度的硅鳍体；锗硅外延层4通过外延生长包覆在具有第二宽度的硅鳍体31的侧面和顶部表面，在从所述硅鳍体31的表面往外的方向上所述锗硅外延层4的锗浓度呈梯度分布，所述金属栅极结构5覆盖在所述锗硅外延层4的顶部表面和侧面且由所述锗硅外延层4组成沟道区。
如图3所示，是本发明实施例的锗硅外延层4的锗浓度分布曲线，在从所述硅鳍体3的表面往外的方向上，所述锗硅外延层4的锗浓度从0％逐渐变化到100％。
所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述硅鳍体3的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
所述鳍式晶体管包括N型鳍式晶体管，所述源区和所述漏区由第一嵌入式外延层组成。所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
或者，所述鳍式晶体管包括P型鳍式晶体管，所述源区和所述漏区由第二嵌入式外延层组成。所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
所述金属栅极结构5为HKMG，也即包括了具有高介电常数材料的栅介质层和金属栅。
图2中还显示了一个形成于硅鳍体3上且沟道区直接由硅鳍体3的硅组成的鳍式晶体管，图2中硅鳍体3上形成的鳍式晶体管的金属栅极结构用标记6表示，金属栅极结构6也采用HKMG结构，其中HK表示具有高介电常数材料的栅介质层，MG表示就金属栅；金属栅结构5和6的栅介质层的材料不同并根据各自的需求选取；金属栅结构5和6中的金属栅中包括的功函数层也需要根据各自的需求选取。另外，栅极导电材料层7将各金属栅结构5和6都连接在一起，栅极导电材料层7通常采用金属。
本发明实施例的沟道区采用锗硅材料，利用锗硅材料提高器件的导电性能；但是本发明实施例的沟道区的锗硅材料并不是单独由锗硅鳍体3组成，而是将锗硅外延层4包覆于减薄后的硅鳍体3的侧面和顶部表面，且将锗硅外延层4的锗浓度设置为呈梯度分布的结构，这样即能够实现沟道区的电学性能由锗硅外延层4决定，又能实现避免直接形成锗硅鳍体3时需要在锗硅鳍体3和底部的硅衬底1之间形成SRB层的缺陷，故和现有采用SRB层的结构相比，本发明实施例能减少制造成本以及降低工艺复杂度。
另外，本发明实施例的锗硅材料是在伪栅去除之后金属栅结构形成之前通过对具有较宽的第一宽度的硅鳍体3减薄之后在减薄区域的硅鳍体3的侧面和顶部表面形成，较宽的第一宽度能降低硅鳍体3的深宽比，有利于降低工艺的复杂度，如能使硅鳍体3的光刻刻蚀工艺变得更加简单；深宽比的降低还有利于防止硅鳍体3在工艺过程中出现弯曲或倒塌等缺陷。
另外，本发明实施例的源漏区是在伪栅去除之前形成，源漏区中通常会采用嵌入式结构，较宽的第一宽度会使嵌入式结构的具有较大的宽度，尺寸的增加有利于嵌入式结构的外延生长，增加嵌入式结构的外延面积并减少嵌入式结构的晶格缺陷。
再次、嵌入式结构的面积增加还有利于源漏区顶部的接触孔的尺寸增加，从而能改善源漏区顶部的接触孔的接触性能，降低接触电阻。
本发明实施例鳍式晶体管的制造方法包括如下步骤：
步骤一、提供一硅衬底1，对所述硅衬底1进行光刻刻蚀形成具有条状结构的硅鳍体3，所述硅鳍体3具有初始的第一宽度。
步骤二、在所述硅鳍体3的底部形成第一绝缘层2实现所述硅鳍体3底部的隔离。
步骤三、形成伪栅，所述伪栅覆盖所述硅鳍体3的顶部表面和侧面。所述伪栅由栅氧化层和多晶硅栅叠加而成。
步骤四、在所述伪栅两侧的所述硅鳍体3表面形成源区和漏区。
所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述硅鳍体3的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
所述鳍式晶体管包括N型鳍式晶体管，所述源区和所述漏区由第一嵌入式外延层组成。所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
或者，所述鳍式晶体管包括P型鳍式晶体管，所述源区和所述漏区由第二嵌入式外延层组成。所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
步骤五、去除所述伪栅，进行所述半导体材料的全面刻蚀使所述伪栅去除后暴露出来的所述硅鳍体3减薄，减薄区域的所述硅鳍体31具有第二宽度，将减薄后的所述硅鳍体单独用标记31表示。
步骤六、进行锗硅外延生长在所述硅鳍体31的减薄区域形成包覆在具有第二宽度的硅鳍体31的侧面和顶部表面的锗硅外延层4，在从所述硅鳍体31的表面往外的方向上所述锗硅外延层4的锗浓度呈梯度分布。在从所述硅鳍体31的表面往外的方向上，所述锗硅外延层4的锗浓度从0％逐渐变化到100％。
步骤七、形成金属栅极结构5，所述金属栅极结构5覆盖在所述锗硅外延层4的顶部表面和侧面且由所述锗硅外延层4组成沟道区。
图2中同时显示了集成在同一硅衬底1上的直接形成于所述硅鳍体3上且由所述硅鳍体3的硅组成沟道区的晶体管，该晶体管对应的硅鳍体3在步骤五中不用减薄以及在步骤六中不需要形成锗硅外延层，在步骤器中需要单独形成金属栅极结构6。之后形成栅极导电材料层7将各金属栅结构5和6都连接在一起，栅极导电材料层7通常采用金属。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种鳍式晶体管，其特征在于，包括：
硅鳍体，由对硅衬底进行光刻刻蚀后形成的条状结构，所述硅鳍体具有初始的第一宽度；
所述硅鳍体的底部通过第一绝缘层隔离且而被所述第一绝缘层隔离的所述硅鳍体的底部保持第一宽度；
源区和漏区形成于所述硅鳍体中且所述源区和所述漏区的形成区域通过覆盖在具有第一宽度的所述硅鳍体的顶部表面和侧面的伪栅自对准定义；
所述伪栅在金属栅极结构形成之前去除，且所述伪栅去除之后以及在所述金属栅极结构形成之前，所述伪栅的被去除区域暴露的所述硅鳍体的进行了各向同性刻蚀的减薄，减薄区域的所述硅鳍体具有第二宽度，锗硅外延层通过外延生长包覆在具有第二宽度的硅鳍体的侧面和顶部表面，在从所述硅鳍体的表面往外的方向上所述锗硅外延层的锗浓度呈梯度分布，所述金属栅极结构覆盖在所述锗硅外延层的顶部表面和侧面且由所述锗硅外延层组成沟道区。
2.如权利要求1所述的鳍式晶体管，其特征在于：在从所述硅鳍体的表面往外的方向上，所述锗硅外延层的锗浓度从0％逐渐变化到100％。
3.如权利要求1所述的鳍式晶体管，其特征在于：所述第一绝缘层为氧化层。
4.如权利要求1所述的鳍式晶体管，其特征在于：所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述硅鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
5.如权利要求4所述的鳍式晶体管，其特征在于：所述鳍式晶体管包括N型鳍式晶体管，所述源区和所述漏区由第一嵌入式外延层组成。
6.如权利要求5所述的鳍式晶体管，其特征在于：所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数。
7.如权利要求4所述的鳍式晶体管，其特征在于：所述鳍式晶体管包括P型鳍式晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
8.如权利要求7所述的鳍式晶体管，其特征在于：所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
9.如权利要求1所述的鳍式晶体管，其特征在于：所述伪栅由栅氧化层和多晶硅栅叠加而成。
10.如权利要求1所述的鳍式晶体管，其特征在于：所述金属栅极结构为HKMG。
11.一种鳍式晶体管的制造方法，其特征在于，包括如下步骤：
步骤一、提供一硅衬底，对所述硅衬底进行光刻刻蚀形成具有条状结构的硅鳍体，所述硅鳍体具有初始的第一宽度；
步骤二、在所述硅鳍体的底部形成第一绝缘层实现所述硅鳍体底部的隔离；
步骤三、形成伪栅，所述伪栅覆盖所述硅鳍体的顶部表面和侧面；
步骤四、在所述伪栅两侧的所述硅鳍体表面形成源区和漏区；
步骤五、去除所述伪栅，进行所述半导体材料的全面刻蚀使所述伪栅去除后暴露出来的所述硅鳍体减薄，减薄区域的所述硅鳍体具有第二宽度；
步骤六、进行锗硅外延生长在所述硅鳍体的减薄区域形成包覆在具有第二宽度的硅鳍体的侧面和顶部表面的锗硅外延层，在从所述硅鳍体的表面往外的方向上所述锗硅外延层的锗浓度呈梯度分布；
步骤七、形成金属栅极结构，所述金属栅极结构覆盖在所述锗硅外延层的顶部表面和侧面且由所述锗硅外延层组成沟道区。
12.如权利要求11所述的鳍式晶体管的制造方法，其特征在于：在从所述硅鳍体的表面往外的方向上，所述锗硅外延层的锗浓度从0％逐渐变化到100％。
13.如权利要求11所述的鳍式晶体管的制造方法，其特征在于：所述源区和所述漏区都为嵌入式结构，所述嵌入式结构的宽度由所述硅鳍体的第一宽度确定，使所述嵌入式结构的宽度大于所述沟道区的宽度，从而增加所述嵌入式结构的面积以及减少所述嵌入式结构的晶格缺陷。
14.如权利要求13所述的鳍式晶体管的制造方法，其特征在于：所述鳍式晶体管包括N型鳍式晶体管，所述源区和所述漏区由第一嵌入式外延层组成；或者，所述鳍式晶体管包括P型鳍式晶体管，所述源区和所述漏区由第二嵌入式外延层组成。
15.如权利要求14所述的鳍式晶体管的制造方法，其特征在于：所述第一嵌入式外延层的材料为SixPy，SimCn或SioCpPq，下标x，y，m，n，o，p，q分别表示对应原子在材料分子中的个数；
所述第二嵌入式外延层的材料为SihGei，下标h，i分别表示对应原子在材料分子中的个数。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810233975.7A CN108470770A (zh) | 2018-03-21 | 2018-03-21 | 鳍式晶体管及其制造方法 |
Applications Claiming Priority (1)
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| CN201810233975.7A CN108470770A (zh) | 2018-03-21 | 2018-03-21 | 鳍式晶体管及其制造方法 |
Publications (1)
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|---|---|
| CN108470770A true CN108470770A (zh) | 2018-08-31 |
Family
ID=63264621
Family Applications (1)
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|---|---|---|---|
| CN201810233975.7A Pending CN108470770A (zh) | 2018-03-21 | 2018-03-21 | 鳍式晶体管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108470770A (zh) |
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