JP2007511907A - 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 32
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 238000001312 dry etching Methods 0.000 claims description 15
- 239000002019 doping agent Substances 0.000 claims description 14
- 239000007943 implant Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 230000000873 masking effect Effects 0.000 claims 1
- 239000012528 membrane Substances 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 abstract description 39
- 239000010703 silicon Substances 0.000 abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 31
- 238000005530 etching Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 238000002513 implantation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005502 peroxidation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
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- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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Abstract
マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
Description
本発明は、半導体デバイスおよびその製造分野に関し、より詳しくは、マルチチャネルデバイスに関する。
従来のＭＯＳＦＥＴは、デバイスのソースおよびドレインの間のチャネル領域を通じて流れる駆動電流によって動作する。
チャネル領域の導電率は、チャネル表面上にある、チャネルから絶縁された導電性のゲート上に電圧を印加することによって調整される。
ＭＯＳＦＥＴの電力消費を減少させるべく、ＭＯＳＦＥＴにおける速度および使用可能な駆動電流を改善するように、また、宇宙での使用を含んだより過酷なリモート環境下におけるＭＯＳＦＥＴの信頼性および放射線耐性の改善するように、多くの大学および政府研究機関と同様に多くのＭＯＳ集積回路製造業会社において研究がなされている。
チャネル領域の導電率は、チャネル表面上にある、チャネルから絶縁された導電性のゲート上に電圧を印加することによって調整される。
ＭＯＳＦＥＴの電力消費を減少させるべく、ＭＯＳＦＥＴにおける速度および使用可能な駆動電流を改善するように、また、宇宙での使用を含んだより過酷なリモート環境下におけるＭＯＳＦＥＴの信頼性および放射線耐性の改善するように、多くの大学および政府研究機関と同様に多くのＭＯＳ集積回路製造業会社において研究がなされている。
半導体プロセスにおける目標の１つは、利用可能なシリコン領域を最大限に使用することである。これにより、電子回路をより小型化することができるようになる。あるシリコン領域についての駆動電流を最大限にすることは特に望ましい。マルチゲートが提供されるデバイスにおいて、この技術が使用されている。
例えば、あるシリコン領域についての駆動電流が２倍になるデュアルゲートデバイスが生成されている。
あるシリコン領域についての駆動電流を最大限にするように、さらに改善することが必要とされている。
例えば、あるシリコン領域についての駆動電流が２倍になるデュアルゲートデバイスが生成されている。
あるシリコン領域についての駆動電流を最大限にするように、さらに改善することが必要とされている。
ゲートリーク電流とゲートキャパシタンスを減少させる一方で、トランジスタ駆動電流が増加されたＭＯＳＦＥＴを提供する必要がある。サブ４５ｎｍのＵＬＳＩ（ultra large scale integration）へ突き進むような、小型化への要求による。
この駆動電流は、デバイスのサイズを大きくすることなく、またはレイアウト設計を変化することなく、増加すべきである。
この駆動電流は、デバイスのサイズを大きくすることなく、またはレイアウト設計を変化することなく、増加すべきである。
これらの要求や他の要求は、基板上の第１絶縁膜と、第１絶縁膜上の第１チャネル領域とを含む、マルチチャネル半導体デバイスを提供する、本発明の実施形態によって満たされる。第２絶縁膜を、第１チャネル領域上に提供する。第２絶縁膜上に第２チャネル領域、第２チャネル領域上に第３絶縁膜を提供する。第３絶縁膜上に、ゲート電極を提供する。
本発明は、このようにして、デバイスのサイズを大きくすることなく駆動電流を増加することを可能にする、ゲート電極およびマルチチャネル領域を有するデバイスを提供する。
上述した要求はまた、基板上にスタックを形成するステップを含む、マルチチャネル半導体デバイスを形成する方法を提供する、本発明の実施形態によって満たされる。このスタックは、絶縁膜によって互いおよび前記基板から垂直方向に分離された、少なくとも２つの低濃度にドープされたチャネル領域を含む。スタックのゲート電極は、絶縁膜によってチャネル領域から分離される。ゲート電極の側壁に、酸化物ライナーを形成し、チャネル領域の側壁と接続する、ソースおよびドレイン領域（７６）を形成する。ゲート電極上の酸化物ライナー上に、ゲート電極スペーサを形成する。
本発明の方法は、従来のデバイスが占有する面積以下であるだけでなく、また、従来のデバイスよりも駆動電流を増加させる、マルチチャネルデバイスを形成することができる。この方法は、例えばサブ４５ｎｍのアプリケーションに特別に有用であろう。
以上の本発明の構造および他の構造、態様および利点は、添付の図面と共に次の本発明の詳細な説明から、より明白になる。
本発明は、ＭＯＳＦＥＴおよび他の半導体デバイスの形成における、与えられたシリコン領域についての駆動電流を最大限にすることに関する問題を解決することを目的とする。
この目的は、チャネル領域を基板から垂直方向に分離する絶縁膜を備える、基板上に形成されるマルチチャネル領域（multiple channel regions）を有するマルチチャネルデバイスの生成によって、その一部が達成される。
ゲート電極は、最上部のチャネル領域上に形成される。このゲート電極と最上部のチャネル領域との間には、絶縁膜が配置される。
ソースおよびドレイン領域は、マルチチャネル領域と接続するように垂直方向に形成される。
このように形成された半導体デバイスの垂直性は、半導体デバイスに必要とされるシリコン領域を増加させずに、マルチチャネルを通じて流れる駆動電流を増加させることができる。
この目的は、チャネル領域を基板から垂直方向に分離する絶縁膜を備える、基板上に形成されるマルチチャネル領域（multiple channel regions）を有するマルチチャネルデバイスの生成によって、その一部が達成される。
ゲート電極は、最上部のチャネル領域上に形成される。このゲート電極と最上部のチャネル領域との間には、絶縁膜が配置される。
ソースおよびドレイン領域は、マルチチャネル領域と接続するように垂直方向に形成される。
このように形成された半導体デバイスの垂直性は、半導体デバイスに必要とされるシリコン領域を増加させずに、マルチチャネルを通じて流れる駆動電流を増加させることができる。
図１ないし図６は、本発明の実施形態による、マルチチャネルデバイスを製造方法を示す図である。以下、例示的な方式における所定の材料およびプロセス・ステップについて記載するが、これらの材料とプロセス・ステップは単なる一例であり、本発明の範囲を逸脱しない範囲で他の材料およびプロセス・ステップを使用してもよい。
図１は、予め形成されている層をドライエッチングすることによって基板１２上に生成されている、スタック１０を示している。
図１のスタック１０は、第１酸化層１４ａ、低濃度にドープされたポリシリコン（以下、シリコンという。）層１５、第２酸化層１４ｂ、第２の低濃度にドープされたポリシリコン層１５、および第３酸化層１４ｃを含んでいる。第３酸化層１４ｃは、図１におけるゲート酸化層を形成する。このスタック１０は、高濃度にドープされたポリシリコンチャネル１６、および、例えば窒化シリコンまたは他のハードマスク材料からなるハードマスク１８を含んでいる。
図１のスタック１０は、第１酸化層１４ａ、低濃度にドープされたポリシリコン（以下、シリコンという。）層１５、第２酸化層１４ｂ、第２の低濃度にドープされたポリシリコン層１５、および第３酸化層１４ｃを含んでいる。第３酸化層１４ｃは、図１におけるゲート酸化層を形成する。このスタック１０は、高濃度にドープされたポリシリコンチャネル１６、および、例えば窒化シリコンまたは他のハードマスク材料からなるハードマスク１８を含んでいる。
本発明の好適な実施形態の一例においては、次の層を形成する前に各層１５中のシリコンをドープする。
シリコン層１５は、ｐ導電型のような第１の導電型でドープされる。また、ゲート電極１６は、ｎ導電型のような第２の導電型でドープされる。
代わりに、ゲート電極１６をｐ型ドーパントでドープし、チャネル領域１５のシリコンをｎ型ドーパントでドープしてもよい。
さらに、シリコン領域１５および１６は、シリコンゲルマニウム（SiGe）のような他の半導体を含んでいてもよい。
シリコン層１５は、ｐ導電型のような第１の導電型でドープされる。また、ゲート電極１６は、ｎ導電型のような第２の導電型でドープされる。
代わりに、ゲート電極１６をｐ型ドーパントでドープし、チャネル領域１５のシリコンをｎ型ドーパントでドープしてもよい。
さらに、シリコン領域１５および１６は、シリコンゲルマニウム（SiGe）のような他の半導体を含んでいてもよい。
スタック１０を形成した後、熱酸化プロセスを実行する。その結果、図２のようになる。例えば、スタックは、周知のように、酸化に適した環境において約１０分未満の間、約９００〜１０００℃の温度に晒される。
特にサブ45nmのＵＬＳＩデバイスのようなデバイスを適用した場合、ゲート電極１６が酸化され過ぎないようにするために、熱酸化プロセスの厳密な制御が必要である。ゲート電極１６におけるような高濃度にドープされたシリコンは、チャネル領域１５におけるような低濃度にドープされたシリコン中よりも酸化物をずっと速く成長させることが可能であるので、ゲート１６の過酸化は容易に生じ得る。
特にサブ45nmのＵＬＳＩデバイスのようなデバイスを適用した場合、ゲート電極１６が酸化され過ぎないようにするために、熱酸化プロセスの厳密な制御が必要である。ゲート電極１６におけるような高濃度にドープされたシリコンは、チャネル領域１５におけるような低濃度にドープされたシリコン中よりも酸化物をずっと速く成長させることが可能であるので、ゲート１６の過酸化は容易に生じ得る。
図２はまた、ソースおよびドレイン拡張部インプラント２１による、ソースおよびドレイン拡張部の形成を示す。この注入は、従来の方法により実行することができる。
図３は、低濃度にドープされたシリコン層２２および高濃度にドープされたシリコン層２４を連続してたい積した後の、図２の構造を示している。
層２２および２４は、ゲート電極１６におけるようなドーパントと同じ導電型ドーパントでドープされる。したがって、記載されている例示的な実施形態においては、このドーパントはｎ型ドーパントである。シリコン層２２および２４のたい積は、例えば化学蒸着法（ＣＶＤ）によって実行することができる。
これらの層をたい積した後、イオン注入によってシリコン層をドーピングするよりも、ドープされたシリコン層をたい積する方が好ましい。低濃度にドープされた領域および高濃度にドープされた領域を形成するように注入プロセスを制御することは、この配置では難しいためである。
しかしながら、所望のドーピングをするために注入を実行することも可能であり、本発明のある実施形態の一例においてはそのような注入を実行する。
層２２および２４は、ゲート電極１６におけるようなドーパントと同じ導電型ドーパントでドープされる。したがって、記載されている例示的な実施形態においては、このドーパントはｎ型ドーパントである。シリコン層２２および２４のたい積は、例えば化学蒸着法（ＣＶＤ）によって実行することができる。
これらの層をたい積した後、イオン注入によってシリコン層をドーピングするよりも、ドープされたシリコン層をたい積する方が好ましい。低濃度にドープされた領域および高濃度にドープされた領域を形成するように注入プロセスを制御することは、この配置では難しいためである。
しかしながら、所望のドーピングをするために注入を実行することも可能であり、本発明のある実施形態の一例においてはそのような注入を実行する。
その後、低濃度にドープされた領域２２および高濃度にドープされた領域２４を含んだシリコンスペーサ２６を形成すべく、シリコンエッチングを実行する。
シリコンスペーサ２６は、第１チャネル領域および第２チャネル領域１５と接続するが、熱酸化膜２０によってゲート電極１６から電気的に分離される。
シリコンスペーサ２６は、第１チャネル領域および第２チャネル領域１５と接続するが、熱酸化膜２０によってゲート電極１６から電気的に分離される。
図５は、絶縁スペーサ材料をたい積し、シリコンスペーサ２６上にスペーサ２８を形成するドライエッチング処理をした後の、図４の構造を示す。
絶縁材料は、例えば酸化物、窒化物、またはその他の適切な材料であり得る。
絶縁材料は、例えば酸化物、窒化物、またはその他の適切な材料であり得る。
図６は、例えばエッチングによってハードマスク１８を除去した後の、図５の構造を示す。
ゲート電極１６の一部は、シリサイド領域３０を形成するようにシリサイド化される。このシリサイド化は、高融点金属（refractory metal）層のたい積と、ゲート電極１６の一部をシリサイド化するアニーリングを含んだ従来のシリサイド技術によって実行される。
ゲート電極１６の一部は、シリサイド領域３０を形成するようにシリサイド化される。このシリサイド化は、高融点金属（refractory metal）層のたい積と、ゲート電極１６の一部をシリサイド化するアニーリングを含んだ従来のシリサイド技術によって実行される。
ソースおよびドレインの注入プロセスは、基板１２にソースおよびドレイン領域３２を形成する従来の方法で実行される。スペーサ２６および２８は、ソースおよびドレイン注入プロセスの間、マスクとして働く。
図６中の矢印は、本発明のデバイス中に形成されたマルチチャネルを通じて流れる例示的な電子の流れを表わす。
このように、半導体デバイスの幅を増加させていない一方で、マルチチャネル（図６の例では３つのチャネル）により、電子の流れおよび駆動電流を増加させることができる。さらに、ゲートリーク電流とゲート容量を低減する。
このように、半導体デバイスの幅を増加させていない一方で、マルチチャネル（図６の例では３つのチャネル）により、電子の流れおよび駆動電流を増加させることができる。さらに、ゲートリーク電流とゲート容量を低減する。
本発明の実施形態の一例においては、ゲート電極１６を、金属で形成してもよいし、または完全にシリサイド化されるようにしてもよい。
金属ゲートは、置換金属ゲートであってもよいし、または最初から形成されるようにしてもよい。
さらに、絶縁膜１４ａないし１４ｃのうちの1つ以上は、比較的低誘電率（low-k）の酸化物またはその他の材料ではなく、高誘電率（high-k）のゲート絶縁材料からなるものであってもよい。
金属ゲートは、置換金属ゲートであってもよいし、または最初から形成されるようにしてもよい。
さらに、絶縁膜１４ａないし１４ｃのうちの1つ以上は、比較的低誘電率（low-k）の酸化物またはその他の材料ではなく、高誘電率（high-k）のゲート絶縁材料からなるものであってもよい。
図７および図８は、本発明の他の実施形態によって形成された構造を示す。
図７においては、図２の熱酸化ステップとソースおよびドレイン拡張部注入ステップの後、隆起した（raised）ソースおよびドレイン形成プロセスを提供する。
このプロセスは、例えば、公知の方法により基板１２上にシリコンを成長させ、次に、隆起したソースおよびドレイン４０を形成するようにシリコンをエッチングすることによって、実行される。
図７においては、図２の熱酸化ステップとソースおよびドレイン拡張部注入ステップの後、隆起した（raised）ソースおよびドレイン形成プロセスを提供する。
このプロセスは、例えば、公知の方法により基板１２上にシリコンを成長させ、次に、隆起したソースおよびドレイン４０を形成するようにシリコンをエッチングすることによって、実行される。
図８においては、隆起したソースおよびドレイン４０の上に絶縁スペーサ４２が形成されている。スペーサ２４は、例えば酸化物または窒化物から形成される。シリサイド領域４８は、前述したような方法でゲート電極１６上に形成される。
図９ないし図１６は、本発明のさらなる他の実施形態を示している。この実施形態は、非常に小さなデバイス中において特に顕在化する熱酸化のリスクを回避するので、特に好ましいと考えられる。
図９は、基板５０上の複数の層を示している。これらの層は、例えば酸化物により形成される絶縁層５２を含んでいる。例えば高誘電率のゲート絶縁膜のような、他の材料を使用してもよい。絶縁膜５２間には低濃度にドープされた半導体チャネル領域５４が形成される。
ゲート電極層５６は、最上部の絶縁膜５２上に形成される。ゲート電極層５６上にはハードマスク層５８が形成される。
上述した実施形態におけるように、ゲート電極層５６は、高濃度にドープされたシリコンまたはシリコンゲルマニウム層から形成することができる。また、チャネル層５４は、低濃度にドープされたシリコンまたはシリコンゲルマニウム材料から形成することができる。
ゲート電極層５６およびチャネル層５４中のドーパントの導電型は、反対の型である。
記載する例示的な実施形態においては、説明のため、チャネル層５４は、ｐ型ドーパントで低濃度にドープされる。また、ゲート電極層５６は、ｎ型ドーパントで高濃度にドープされる。
ゲート電極層５６は、最上部の絶縁膜５２上に形成される。ゲート電極層５６上にはハードマスク層５８が形成される。
上述した実施形態におけるように、ゲート電極層５６は、高濃度にドープされたシリコンまたはシリコンゲルマニウム層から形成することができる。また、チャネル層５４は、低濃度にドープされたシリコンまたはシリコンゲルマニウム材料から形成することができる。
ゲート電極層５６およびチャネル層５４中のドーパントの導電型は、反対の型である。
記載する例示的な実施形態においては、説明のため、チャネル層５４は、ｐ型ドーパントで低濃度にドープされる。また、ゲート電極層５６は、ｎ型ドーパントで高濃度にドープされる。
図９における層を形成した後、ゲートを形成すべく、ドライエッチングを実行する。その結果、図１０に記載したような構成となる。ゲート電極５６ａはこのように、スタックにおける最上部の絶縁層を形成するゲート絶縁層５２上で停止するドライエッチングで生成される。ハードマスク５８ａもまた同時にエッチングされる。従来のドライエッチング技術を使用することができる。
図１１は、ゲート電極５６ａについてのプロテクションとして使用すべく、熱酸化物ライナー６０をゲート電極５６ａ上に形成した後の、図１０の構造を示している。
熱酸化物ライナー６０を形成した後に、窒化物のような第２絶縁層を、例えばＣＶＤによってたい積する。
熱酸化物ライナー６０を形成した後に、窒化物のような第２絶縁層を、例えばＣＶＤによってたい積する。
それからスペーサ・ドライエッチングステップを実行し、その結果、図１２に記載した構造となる。
スペーサ・ドライエッチングは、一番上の絶縁膜５２上で停止する。
このドライエッチングにより、熱酸化物ライナー６０にゲート電極スペーサ６４が生成される。このステップにおいて従来のドライエッチングプロセスを使用することができる。
スペーサ・ドライエッチングは、一番上の絶縁膜５２上で停止する。
このドライエッチングにより、熱酸化物ライナー６０にゲート電極スペーサ６４が生成される。このステップにおいて従来のドライエッチングプロセスを使用することができる。
その後、ドライエッチングを使用した第２エッチングステップを実行し、スタック６６を形成する。このエッチングは、絶縁膜５２およびチャネル層５４をエッチングする間、マスクとしてゲート電極スペーサ６４を使用する。
シリコン基板５０への損傷を防止するように制御するために、このドライエッチングは、一番下の絶縁膜５２上で停止する。
シリコン基板５０への損傷を防止するように制御するために、このドライエッチングは、一番下の絶縁膜５２上で停止する。
図１４は、ゲート電極５６ａに注入されるのと同じ型のドーパントを拡張領域インプラントした後の、図１３の構造を示している。インプラントにより、基板５０中に拡張領域６８が形成される。
拡張領域インプラントの後、ゲート電極スペーサ６４の下方のスタックを削る（リセッシング）、ウェットエッチング・プロセスを実行する。このウェットエッチング・プロセスはさらに、一番下の絶縁膜５２の一部を除去する働きをする。
しかしながら、図１４に示される構造を形成するために必要であれば、第２ウェットエッチングを実行して一番下の絶縁膜５２をさらに除去してもよい。
チャネル領域５４ａおよび絶縁領域５２ａを含むスタック６６をリセッシングすることで、拡張領域インプラントが拡散してゲート電極５６ａの下のチャネルに到達する。
拡張領域インプラントの後、ゲート電極スペーサ６４の下方のスタックを削る（リセッシング）、ウェットエッチング・プロセスを実行する。このウェットエッチング・プロセスはさらに、一番下の絶縁膜５２の一部を除去する働きをする。
しかしながら、図１４に示される構造を形成するために必要であれば、第２ウェットエッチングを実行して一番下の絶縁膜５２をさらに除去してもよい。
チャネル領域５４ａおよび絶縁領域５２ａを含むスタック６６をリセッシングすることで、拡張領域インプラントが拡散してゲート電極５６ａの下のチャネルに到達する。
スタック６６のリセッシングに続いて、低濃度にドープしたポリシリコン層７０をスタック上にたい積し、それからこの低濃度にドープしたポリシリコン層上に高濃度にドープしたポリシリコン層７２をたい積するように、マルチステップ・ポリシリコンたい積プロセスを実行する。
ドーパント導電型は、ゲート電極５６ａ、および拡張インプラント領域６８中のものと同じ型である。この例においては、ドーパント導電型はｎ型ドーパントである。ポリシリコン層７０、７２のたい積は、化学蒸着法（ＣＶＤ）または他の適切な方法で行うことができる。
ドーパント導電型は、ゲート電極５６ａ、および拡張インプラント領域６８中のものと同じ型である。この例においては、ドーパント導電型はｎ型ドーパントである。ポリシリコン層７０、７２のたい積は、化学蒸着法（ＣＶＤ）または他の適切な方法で行うことができる。
図１５は、低濃度にドープされた領域と高濃度にドープされた領域を有するシリコンスペーサ７６を形成すべく、シリコン層７０および７２をドライエッチングした後の、図１４の構造を示している。
このとき、ハードマスク５８ａを適切なエッチング技術によって除去すれば、その後、シリコンスペーサ７６上、およびゲート電極５６ａ中にシリサイドを形成することができる。
このとき、ハードマスク５８ａを適切なエッチング技術によって除去すれば、その後、シリコンスペーサ７６上、およびゲート電極５６ａ中にシリサイドを形成することができる。
図１６は、例えば窒化物、酸化物、または他の適切な材料からなる絶縁スペーサ８０を形成した後の、図１５の構造を示している。
その後、ソースおよびドレインのインプラントを実行して、基板５０中にソースおよびドレイン領域８２を形成する。
その後、ソースおよびドレインのインプラントを実行して、基板５０中にソースおよびドレイン領域８２を形成する。
図１６の構造においては、分離した３つのチャネル領域５４ｂを記載した。（基板５０中に形成されたチャネルを含んで）計４つのチャネルが形成される。
したがって、異なる実施形態においてはチャネル領域の数が異なり得ることは、当業者に自明である。
したがって、異なる実施形態においてはチャネル領域の数が異なり得ることは、当業者に自明である。
このように、本発明は、従来のデバイスよりもずっと広いシリコン領域を占有することなく、従来のデバイスよりも駆動電流がずっと大きい半導体デバイスおよびこのデバイスを製造する方法を提供する。
以上、本発明を詳細に説明し図解したが、これはあくまでも例示であって、本発明を制限しようとするものではなく、本発明の範囲は、添付の請求項の記載によってのみ制限されることは、明確に理解されるべきである。
Claims (10)
- 基板（１２）上の第１絶縁膜（１４ａ）と、
前記第１絶縁膜（１４ａ）上の第１チャネル領域（１５）と、
前記第１チャネル領域（１５）上の第２絶縁膜（１４ａ）と、
前記第２絶縁膜（１４ｂ）上の第２チャネル領域（１５）と、
前記第２チャネル領域（１５）上の第３絶縁膜（１４ｃ）と、
前記第３絶縁膜（１４ｃ）上のゲート電極（１６）と、
を含む、
マルチチャネル半導体デバイス。 - 前記第１チャネル領域（１５）および前記第２チャネル領域（１５）は、第１の導電型のドーパントで低濃度にドープされ、前記ゲート電極（１６）は、前記第１の導電型と異なる第２の導電型のドーパントで高濃度にドープされる、請求項１記載のデバイス。
- 前記第１チャネル領域および前記第２チャネル領域と接続する、前記基板（１２）上の隆起したソースおよびドレイン領域（４０）をさらに含む、請求項２記載のデバイス。
- 基板（５０）上に、絶縁膜（５２）によって互いおよび前記基板（５０）から垂直方向に分離された、少なくとも２つの低濃度にドープされたチャネル領域（５４）を含むスタックを形成し、絶縁膜（５２）によって前記チャネル領域（５４）から分離されたゲート電極（５６ａ）を形成するステップと、
前記ゲート電極（５６ａ）の側壁に酸化物ライナー（６０）を形成するステップと、
前記チャネル領域（５４）の側壁と接続する、ソースおよびドレイン領域（７６）を形成するステップと、
前記ゲート電極（５６ａ）上の前記酸化物ライナー（６０）上に、ゲート電極スペーサ（６４）を形成するステップと、
を含む、マルチチャネル半導体デバイスを形成する方法。 - 前記酸化物ライナー（６０）を形成するステップは、前記ゲート電極の前記側壁上に、熱酸化物ライナー（６０）を形成するステップを含む、請求項４記載の方法。
- 前記酸化物ライナー（６０）上に、ゲート電極スペーサ（６４）を形成するステップは、前記酸化物ライナー（６０）および前記ゲート電極（５６ａ）上に窒化物（６２）をたい積するステップと、前記チャネル領域（５４）から前記ゲート電極（５６ａ）を分離する前記絶縁膜（５２）上で停止するスペーサエッチングを実行するステップと、を含む、請求項５記載の方法。
- 前記スタックを形成するステップは、前記ゲート電極スペーサ（６４）を形成した後、前記絶縁膜（５２）および前記チャネル領域（５４）をドライエッチングし、前記基板（５４）から前記チャネル領域（５４）を分離する前記絶縁膜（５２）上で前記ドライエッチングを停止する、請求項６記載の方法。
- 前記ドライエッチングの後、前記基板（５０）にソースおよびドレイン拡張領域（６８）を注入するステップをさらに含む、請求項７記載の方法。
- 前記ソースおよびドレイン領域（７６）を形成するステップは、前記ソースおよびドレイン拡張領域（６８）を注入した後、前記スタックおよび前記ゲート電極スペーサ（６４）上に低濃度にドープした半導体層（７０）をたい積するステップと、
前記低濃度にドープした半導体層（７０）上に高濃度にドープした半導体層（７２）をたい積するステップと、を含む、請求項８記載の方法。 - 前記ソースおよびドレイン領域（７６）を形成するステップは、前記チャネル領域（５４ｂ）の側壁上に半導体スペーサ（７６）を形成するように、前記軽濃度にドープされた半導体層（７０）および前記高濃度にドープした半導体層（７２）をドライエッチングするステップをさらに含み、
前記半導体スペーサ（７６）上にデバイススペーサ（８０）を形成するステップと、
前記デバイススペーサ（８０）で前記ソースおよびドレイン拡張領域（６８）をマスキングした状態で、前記基板（５０）にソースおよびドレイン注入を実行するステップと、をさらに含む、請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/706,948 US7074657B2 (en) | 2003-11-14 | 2003-11-14 | Low-power multiple-channel fully depleted quantum well CMOSFETs |
| PCT/US2004/033413 WO2005053035A1 (en) | 2003-11-14 | 2004-10-08 | Low-power multiple-channel fully depleted quantum well cmosfets |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007511907A true JP2007511907A (ja) | 2007-05-10 |
| JP2007511907A5 JP2007511907A5 (ja) | 2007-11-29 |
Family
ID=34573412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006539498A Pending JP2007511907A (ja) | 2003-11-14 | 2004-10-08 | 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US7074657B2 (ja) |
| EP (1) | EP1695389B1 (ja) |
| JP (1) | JP2007511907A (ja) |
| KR (1) | KR20060108672A (ja) |
| CN (1) | CN100452437C (ja) |
| DE (1) | DE602004027158D1 (ja) |
| TW (1) | TWI360225B (ja) |
| WO (1) | WO2005053035A1 (ja) |
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| JP6401977B2 (ja) * | 2013-09-06 | 2018-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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- 2003-11-14 US US10/706,948 patent/US7074657B2/en not_active Expired - Lifetime
-
2004
- 2004-10-08 KR KR1020067009128A patent/KR20060108672A/ko not_active Application Discontinuation
- 2004-10-08 CN CNB2004800333292A patent/CN100452437C/zh active Active
- 2004-10-08 DE DE602004027158T patent/DE602004027158D1/de active Active
- 2004-10-08 WO PCT/US2004/033413 patent/WO2005053035A1/en active Search and Examination
- 2004-10-08 JP JP2006539498A patent/JP2007511907A/ja active Pending
- 2004-10-08 EP EP04794688A patent/EP1695389B1/en not_active Expired - Fee Related
- 2004-10-18 TW TW093131508A patent/TWI360225B/zh not_active IP Right Cessation
-
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- 2006-06-02 US US11/445,345 patent/US7253484B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20060108672A (ko) | 2006-10-18 |
| US7253484B2 (en) | 2007-08-07 |
| TWI360225B (en) | 2012-03-11 |
| US7074657B2 (en) | 2006-07-11 |
| CN1879224A (zh) | 2006-12-13 |
| DE602004027158D1 (de) | 2010-06-24 |
| US20060278938A1 (en) | 2006-12-14 |
| EP1695389A1 (en) | 2006-08-30 |
| TW200522356A (en) | 2005-07-01 |
| CN100452437C (zh) | 2009-01-14 |
| WO2005053035A1 (en) | 2005-06-09 |
| EP1695389B1 (en) | 2010-05-12 |
| US20050104140A1 (en) | 2005-05-19 |
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| JP2004031529A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071009 |
|
| A621 | Written request for application examination |
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|
| RD03 | Notification of appointment of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110629 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111130 |