JP3600476B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000000034 method Methods 0.000 title description 34
- 239000000758 substrate Substances 0.000 claims description 33
- 125000006850 spacer group Chemical group 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 description 38
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 230000008569 process Effects 0.000 description 24
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 21
- 239000010410 layer Substances 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 230000003071 parasitic effect Effects 0.000 description 15
- 229910052721 tungsten Inorganic materials 0.000 description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000002955 isolation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZCUFMDLYAMJYST-UHFFFAOYSA-N thorium dioxide Chemical compound O=[Th]=O ZCUFMDLYAMJYST-UHFFFAOYSA-N 0.000 description 2
- 229910003452 thorium oxide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004261 CaF 2 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- YLILCYJYNZIOGT-UHFFFAOYSA-J [Ca].[Sn](F)(F)(F)F Chemical compound [Ca].[Sn](F)(F)(F)F YLILCYJYNZIOGT-UHFFFAOYSA-J 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 1
- 229910001634 calcium fluoride Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L29/66409—Unipolar field-effect transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、溝内にゲート電極を埋め込んで形成するＭＩＳＦＥＴを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子間及び素子寸法の縮小化、微細化が進められる一方、内部配線材料の低抵抗化及び寄生容量の低減などが検討されている。
【０００３】
とりわけＲＣ遅延が顕著に現れるゲート電極では、低抵抗化が大きな課題となっている。そこで、最近では、ゲート電極の低抵抗化を図るため、ポリシリコン膜と金属シリサイド膜との２層構造からなるポリサイドゲートが広く採用されている。高融点金属シリサイド膜は、ポリシリコン膜に比べ抵抗が約１桁低いので、低抵抗配線材料として有望である。なお、シリサイドとしては、これまでタングステンシリサイド（ＷＳｉｘ）が最も広く使われてきている。
【０００４】
しかしながら、０．１５μｍ以下の微細な配線に対応するためには、更に配線の低抵抗化を図って遅延時間を短縮することが求められている。タングステンシリサイドを用いてシート抵抗１Ω／□以下の低い抵抗を有するゲート電極を実現するためには、シリサイド層の膜厚を厚くしなければならないので、ゲート電極パターンの加工や電極上の層間絶縁膜の形成が難しくなるため、電極のアスペクト比を大きくすることなく、低いシート抵抗を達成することが要求されている。
【０００５】
そのような状況下で、ポリシリコン膜を介さずにゲート絶縁膜に直接金属膜を積層する構造、所謂メタルゲート電極構造が有望視されている。しかしながら、従来のゲート電極と異なり、ゲート電極の加工が困難なこと、熱耐性に乏しいなどの問題がある。
【０００６】
上述した問題を回避すべく、溝埋め込み型のゲート電極形成方法が提案されている。具体的には、ダミーゲート電極パターンを形成した後、ダミーゲート越しに拡散層を形成する。その後に、ダミーゲートの周囲にゲート側壁絶縁膜及び層間絶縁膜を形成する。そして、ダミーゲートを剥離して溝を形成し、この溝にゲート電極を構成する金属材料を埋め込み形成する手法である。この手法を用いることにより、メタルゲート電極形成後の熱工程の温度を下げることができる。
【０００７】
しかしながら、堆積によりゲート絶縁膜を形成する場合、溝の底面と共に側面にも絶縁膜が堆積される。特に、高誘電体膜をゲート絶縁膜として使用する場合、ゲート側壁にも高誘電体膜材料が形成される構造となってしまう。
【０００８】
ゲート電極側壁の絶縁膜は、隣接するゲート電極／配線間の配線間容量に反映されるだけでなく、ソース／ドレイン領域と上層の配線を接続するコンタクトとゲート電極の間、並びにソース／ドレインとゲート電極の間の容量にも影響する。つまり、ゲート電極側壁に、誘電率が高い絶縁膜を使用する場合、配線の寄生容量の増大を招き、回路の動作スピードが低下してしまうという問題があった。
【０００９】
【発明が解決しようとする課題】
溝にゲート電極を埋め込み形成するＭＩＳＦＥＴの製造方法が提案されているが、この製造方法を用いると、ゲート電極の側壁にもゲート絶縁膜が形成されてしまう。ゲート電極の側壁に形成されたゲート絶縁膜は、隣接するゲート電極／配線間の配線間容量に反映されるだけでなく、ソース／ドレイン領域と上層の配線を接続するコンタクトとゲート電極の間、並びにソース／ドレインとゲート電極の間の寄生容量にも影響する。つまり、ゲート電極側壁に、誘電率が高い絶縁膜が形成されると、配線の寄生容量の増大を招くという問題がある。
【００１０】
本発明の目的は、埋め込み型ゲート電極を有するＭＩＳＦＥＴに対して、ゲート電極の側壁に自己整合的にゲート電極より誘電率が低い絶縁膜を形成して、寄生容量の低減を図り、回路の動作スピードの低下を抑制し得る半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記ダミーゲートの側壁に、側壁スペーサを形成する工程と、前記ダミーゲート及び側壁スペーサをマスクに用いて、ソース／ドレインを形成する工程と、前記半導体基板上に、前記ダミーゲートを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を平坦化して、前記ダミーゲート及び側壁スペーサの上面を露出させる工程と、前記ダミーゲートを除去し、側面が前記側壁スペーサ，且つ底面が前記半導体基板からなる溝部を形成する工程と、前記半導体基板上に、前記溝部の底面及び側面を覆うように、ゲート絶縁膜を堆積する工程と、前記溝部内にゲート電極を埋め込み形成する工程と、前記ゲート電極の側面の前記側壁スペーサ及び前記ゲート絶縁膜を除去する工程と、前記側壁スペーサ及びゲート絶縁膜が除去されて形成される溝内に、前記ゲート絶縁膜よりも誘電率が低い低誘電率絶縁膜を埋め込む工程とを含むことを特徴とする。
【００１３】
本発明は、前記低誘電率絶縁膜は、シリコンの熱酸化膜より誘電率が低いことが好ましい。
【００１８】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００１９】
ゲート電極の側壁には、誘電率が高いゲート絶縁膜が形成されていないので、ゲート電極とソース／ドレインとの間の寄生容量が低減し、回路の動作スピードを向上させることができる。
【００２０】
また、ゲート電極側壁のゲート絶縁膜を除去して形成される溝にゲート絶縁膜より誘電率が低い低誘電率膜を埋め込むことによって、ゲート電極とソース／ドレインとの間の寄生容量を更に低減させることができ、回路の動作スピードの向上を図ることができる。
【００２１】
また、アモルファス構造の絶縁膜を除去すると、ゲート電極とソース／ドレインとの間の寄生容量を更に低減させることができ、回路の動作スピードの向上を図ることができる。
【００２２】
また、前記ゲート電極材の堆積を行う前に、アモルファス構造の絶縁膜を改質して、導電体にする工程とを行うことによって、ゲート電極とソース／ドレインとの間の寄生容量を更に低減させることができ、回路の動作スピードの向上を図ることができる。
【００２３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２４】
［第１実施形態］
図１は、本発明の第１実施形態に係わるＭＩＳＦＥＴの構成を示す断面図である。
【００２５】
図１に示すように、ｐ型のＳｉ基板１１の素子領域の周囲を囲う溝が形成され、この溝内にバッファ酸化膜１２を介して素子分離絶縁膜１３が埋め込み形成されている。
【００２６】
Ｓｉ基板１１上の素子領域にＴａ２Ｏ５ゲート絶縁膜１４を介して、メタルゲート電極１５が形成されている。メタルゲート電極１５は、Ａｌ電極１５２ と、このＡｌ電極の側壁及び底部に形成されたバリア層であるＴｉＮ（バリアメタル）１５１ とから構成されている。
【００２７】
メタルゲート電極１５を挟むようにＳｉ基板１１上にｎ− ソース／ドレイン１６が形成されている。そして、メタルゲート電極１５及びｎ− ソース／ドレイン１６を挟むようにｎ＋ ソース／ドレイン１７が形成されている。
【００２８】
素子分離絶縁膜１３上，及びｎ＋ ソース／ドレイン１７上にバッファ酸化膜１８を介してＴＥＯＳ系シリコン酸化膜１９が形成されている。ＴＥＯＳ系シリコン酸化膜１９及びゲート電極１５上、且つＴＥＯＳ系シリコン酸化膜１９が形成されていないＳｉ基板１１上のバッファ酸化膜１８を介して、シリコン熱酸化膜より誘電率が低い低誘電率絶縁膜２０が形成されている。ＴＥＯＳ系シリコン酸化膜１９膜及び低誘電率絶縁膜２０にｎ＋ ソース／ドレイン１７に接続するコンタクトホールが形成され、コンタクトホールにＡｌ配線２１が形成されている。
【００２９】
本装置の特徴は、Ｔａ２Ｏ５ゲート絶縁膜１４がメタルゲート電極１５の真下の領域のみに存在することである。さらにまた、メタルゲート電極１５の側壁および上面が低誘電率絶縁膜（Ｌｏｗ−ｋ膜）２０で覆われていることも特徴である。
【００３０】
次に、このＭＯＳＦＥＴの製造工程を図２〜図８を参照して説明する。図２〜図８は、本発明の第１実施形態に係わるＭＩＳＦＥＴの製造工程を示す工程断面図である。
【００３１】
まず、図２（ａ）に示すように、例えば面方位（１００）のシリコン基板１１の素子分離領域表面に深さ２００ｎｍ程度の溝を形成し、その内壁を薄く酸化してバッファ酸化膜１２を形成する。例えばＴＥＯＳシリコン酸化膜系を全面に堆積した後、ＣＭＰ等を行うことによって、溝内に絶縁膜を埋め込み形成し、トレンチ素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜１３を形成する。ここで必要であればウェルやチャネル形成用のイオン注入を行ない、基板表面には６ｎｍ程度の厚さのバッファ酸化膜１８を形成する。
【００３２】
次いで、図２（ｂ）に示すように、ダミーゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜３１とシリコン窒化膜３２をどちらも１５０ｎｍ程度堆積する。
【００３３】
次いで、図２（ｃ）に示すように、光リソグラフィー又はＥＢ描画により、ゲート形成予定領域にレジストパターン（図示せず）を形成し、ＲＩＥ法を用いてゲート形成予定領域以外のシリコン窒化膜３２およびポリシリコン膜３１をエッチング除去してダミーゲート３３を形成した後、レジストパターンを除去する。
【００３４】
次いで、図３（ｄ）に示すように、熱酸化により、ポリシリコン膜３１の側面に６ｎｍ程度の酸化膜３４を形成する。次いで、図３（ｅ）に示すように、ダミーゲート３３をマスクに用いてイオン注入を行ってｎ− ソース／ドレイン１６を形成する。イオン注入は、例えば加速電圧１５ｋｅＶ，ドーズ量３×１０１４ｃｍ−２で例えばＡｓイオンを打ち込む。ＣＭＯＳを形成する場合は、リソグラフィ技術により形成されるマスクを用いてｎ＋ 拡散層とｐ＋ 拡散層を形成し分ける。
【００３５】
次いで、図４（ｆ）に示すように、シリコン窒化膜を７０ｎｍ程度堆積し、全面ＲＩＥすることによって、ダミーゲート３３の側面のみにシリコン窒化膜を残留させ、側壁スペーサ３５を形成する。
【００３６】
次いで、図４（ｇ）に示すように、イオン注入によりｎ− ソース／ドレイン１６より高濃度のｎ＋ ソース／ドレイン１７を形成する。イオン注入は、例えば加速電圧４５ｋｅＶ，ドーズ量３×１０１５ｃｍ−２でＡｓイオンを打ち込む。なお、ＣＭＯＳを形成する場合は、リソグラフィ技術により形成されるマスクを用いてｎ＋ 拡散層とｐ＋ 拡散層とを形成し分ける。ソース／ドレイン拡散層の活性化アニール（たとえば１０００℃、１０秒のＲＴＡ）は、イオン注入直後毎回行なっても良いし、全てのイオン注入が終了したのち、一度で行なっても良い。そして、ＬＰＣＶＤによりＴＥＯＳ系シリコン酸化膜１９を全面に３５０ｎｍ程度堆積する。
【００３７】
次いで、図５（ｈ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりＴＥＯＳ系シリコン酸化膜１９をエッチバック平坦化する。このＣＭＰ工程において、シリコン窒化膜３２，３５がＣＭＰのストッパーとなる。
【００３８】
次いで、図５（ｉ）に示すように、ホットリン酸によるウエット・エッチングにより、ダミーゲート３３のシリコン窒化膜３２を除去する。このエッチング工程で、シリコン窒化膜からなる側壁スペーサ３５の上部もエッチングされるため、側壁スペーサ３５の高さがやや低くなる。
【００３９】
次いで、図６（ｊ）に示すように、ＣＤＥによってダミーゲート３３のポリシリコン膜３１を除去し、ＨＦによるウエットエッチングを行なってバッファ酸化膜１８を除去することにより、ゲート電極の形成予定領域に溝部２６を形成する。ここでリソグラフィ技術を利用してＮＭＯＳ，ＰＭＯＳの各チャネル領域に別々にチャネルイオンの注入を行なうことも可能である。
【００４０】
次いで、図６（ｋ）に示すように、全面にＴａ２Ｏ５ゲート絶縁膜１４を形成する。Ｔａ２Ｏ５ゲート絶縁膜１４の形成方法を以下に説明する。Ｓｉ基板１１の表面に酸素ラジカルを照射しＳｉＯ２ 層を０．２〜０．３ｎｍ程度形成し、引き続きアンモニア、シラン等を用いてＳｉ３Ｎ４層を酸化膜換算膜厚で０．６ｎｍ程度（実膜厚で１．２ｎｍ程度）堆積形成する。その上にＣＶＤ法によりＴａ２Ｏ５膜を酸化膜換算膜厚で１ｎｍ程度（実膜厚で５ｎｍ程度）形成する。このようにすれば、ゲート絶縁膜厚は酸化膜換算膜厚で２ｎｍ以下となる。
【００４１】
また、Ｔａ２Ｏ５ゲート絶縁膜１４の別の形成方法としては、まず１ｎｍ程度のＳｉＯ２ 層を熱酸化により形成し、この表面を窒素ラジカルを使って低温（６００℃以下）で窒化（Ｎ２プラズマ窒化）してもよい。Ｓｉ３Ｎ４層が酸化膜換算膜厚で０．６ｎｍ程度（実膜厚で１．２ｎｍ程度）形成されると、ＳｉＯ２ 層は０．４ｎｍ程度となる。その上にＣＶＤによりＴａ２Ｏ５膜を酸化膜換算膜厚で１ｎｍ程度（実膜厚で５ｎｍ程度）形成すれば、Ｔａ２Ｏ５ゲート絶縁膜１４の厚さは酸化膜換算膜厚で２ｎｍ以下となる。
【００４２】
そして、ゲート電極としてＴｉＮ１５１ とＡｌ電極１５２ 電極をそれぞれ１０ｎｍ，２５０ｎｍ程度堆積する。
【００４３】
次いで、図７（ｌ）に示すように、側壁スペーサ２５をストッパにしてＣＭＰによりエッチバック平坦化を行い、溝部２６内にＴａ２Ｏ５ゲート絶縁膜１４及びゲート電極１５を埋め込み形成する。
【００４４】
すでにソース／ドレイン１６，１７を（活性化を含めて）形成してあり、基本的にこの後には４５０℃以上の高温工程がないため、ゲート電極としてメタル材料（Ａｌ，Ｗ，ＴｉＮ，Ｒｕなど）を用いることが可能であり、またゲート絶縁膜として高誘電体膜（ｈｉｇｈ−ｋ膜：Ｔａ２Ｏ５，ＴｉＯ２ ，Ｓｉ３Ｎ４など）や強誘電体膜（（Ｂａ，Ｓｒ）ＴｉＯ３ など）を用いることが可能である。
【００４５】
次いで、図７（ｍ）に示すように、ＣＦ４ とＯ２ ガスを用いたＣＤＥにより、ＣＭＰで除去されにくく残留しやすいＴＥＯＳ系シリコン酸化膜１９上のＴａ２Ｏ５ゲート絶縁膜１４を除去すると共に、メタルゲート電極１５側面のＴａ２Ｏ５絶縁膜１４及び側壁スペーサ２５を除去する。Ｔａ２Ｏ５ゲート絶縁膜１４はメタルゲート電極１５の真下のみに残留し、メタルゲート電極１５の側面やＴＥＯＳ系シリコン酸化膜１９上には存在しなくなる。
【００４６】
一般に、高誘電体膜又は強誘電体膜の下には界面特性を向上させるため熱酸化膜や窒化酸化膜のバッファレイヤーが存在する。したがって、Ｔａ２Ｏ５絶縁膜１４及び側壁スペーサ２５の除去時に、このバッファレイヤーがエッチングストッパーの役割を果たし、Ｓｉ基板１１が削れるのが防止される。
【００４７】
また、Ｔａ（ＯＣ２Ｈ５）５ をソースガスとしてＴａ２Ｏ５膜を成膜する場合、成膜プロセス条件を最適化すると、ＴＥＯＳ上やシリコン窒化膜上ではアイランド状に成長させて疎な膜質を実現し、シリコン基板上や薄い熱酸化膜上に成膜した場合は（本実施例ではメタルゲート下の部分のような場所は）密で均一な膜質とすることができる。したがって、ＴＥＯＳ系シリコン酸化膜１９上やメタルゲート電極１５側壁のＴａ２Ｏ５絶縁膜１４のみを選択的に除去し、メタルゲート電極１５下のＴａ２Ｏ５絶縁膜１４を残留させることが比較的容易である。
【００４８】
次いで、図８（ｎ）に示すように、この後、メタルゲート電極１５の側面と上面を覆うように低誘電率絶縁膜（たとえば誘電率２．５程度）２０を堆積する。そして、低誘電率絶縁膜２０及びＴＥＯＳ系シリコン酸化膜１９に、ｎ＋ ソース／ドレイン１７に接続するコンタクトホールを形成した後、ｎ＋ ソース／ドレイン１７に接続する上層配線のＡｌ配線２１を形成する。
【００４９】
以上のように、本発明により形成したＭＩＳＦＥＴでは、メタルゲート電極１５の側壁には、高誘電率のＴａ２Ｏ５ゲート絶縁膜が形成されず、且つメタルゲート電極の側壁には誘電率が低い膜が形成されているので、ゲート電極１５とソース／ドレイン１６，１７間の配線容量が低減し、素子動作スピードが向上する。また、ゲート電極１５の下の領域のみにＴａ２Ｏ５ゲート絶縁膜１４が存在するので、Ｔａ２Ｏ５がコンタクトＲＩＥをストップさせることがない。即ち、ソース／ドレイン領域のコンタクト開孔が容易である。さらにまた、ゲート電極１５側壁の高誘電体膜が除去されるので、素子の微細化、高集積化に向いたトランジスタ構図を実現することができる。
【００５０】
なお、低誘電率絶縁膜としては、表１に示すような材料を用いることができる。
【００５１】
【表１】
【００５２】
なお、表１において、ｋは誘電率、Ｔｇ は成長温度を示している。
【００５３】
［第２実施形態］
図９に第２の実施形態の基本構造断面図を示す。図９は、本発明の第２実施形態に係わる半導体装置の構成を示す断面図である。なお、図９において図１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００５４】
本装置が、第１実施形態に示した装置と異なる点は、ｎ＋ ソース／ドレイン１７にエピタキシャルＳｉ層９１が形成されており、エレペーティッドソース／ドレイン構造になっている点である。しかもこのエピタキシャルＳｉ層９１上には図示されないＣｏＳｉ２ が形成されている。
【００５５】
一般にエレベーティッドソース／ドレイン構造では、ゲート−ソース／ドレイン間容量が大きくなりやすく、素子動作スピードに悪影響を及ぼしやすい。メタルゲートの側面に高誘電体ゲート絶縁膜があればなおさらである。しかしながら、本実施形態においては、ゲートとエレベーティッドソース／ドレインの間の高誘電体ゲート絶縁膜が除去されており、かわりに低誘電率膜（たとえば誘電率２．５程度の膜）が挿入されているため、ゲート−ソース／ドレイン間容量が大幅に低減されている。
【００５６】
したがって、本発明は、エレベーティッドソース／ドレイン構造を採用した場合にさらに威力を発揮する。
【００５７】
［第３実施形態］
図１０に第３の実施形態の基本構造断面図を示す。図１０は、本発明の第３実施形態に係わる半導体装置の構成を示す断面図である。なお、図１０において図１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００５８】
本装置が、第１実施形態に示した装置と異なる点は、側壁スペーサ３５が除去されていない点である。メタルゲート電極１５側面のＴａ２Ｏ５ゲート絶縁膜１４は除去されており、そこに例えば誘電率２．５程度の低誘電率絶縁膜２０が挿入されているから、素子動作スピードは向上する。さらに本実施形態では、側壁スペーサ３５が残されているので、ｎ＋ ソース／ドレイン１７に接続するコンタクト孔の形成場所が多少合わせずれても、スペーサがコンタクトＲＩＥで消失することなく残留するため、ゲート電極とコンタクト間のショート不良が生じにくいというメリットが生じる。
【００５９】
図１０に示すように、コンタクト孔が側壁スペーサ３５の上にのりあげて形成された場合でも、側壁スペーサ３５が残留することによりゲート電極１５とＡｌ配線２１の間の絶縁が保たれている。
【００６０】
［第４実施形態］
図１１に第４の実施形態の基本構造断面図を示す。図１１は、本発明の第４実施形態に係わる半導体装置の構成を示す断面図である。なお、図１１において図１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００６１】
本装置の特徴は、メタルゲート電極１５の底部のゲート絶縁膜がエピタキシャル成長した単結晶ＣｅＯ２ 膜１１１であり、メタルゲート電極１５側面のゲート絶縁膜がアモルファスＣｅＯ２ 膜１１２であることである。
【００６２】
ＣｅＯ２ 膜の誘電率は、その膜質に大きく依存し、単結晶自体であれば７０〜８０程度あるが、アモルファス構造では４程度とシリコン酸化膜の３．６とほぼ同程度となる。
【００６３】
そのため、メタルゲート電極１５側壁には、低い誘電率の膜が形成されているので、隣接するゲート電極／配線間の配線間容量、並びにソース／ドレイン領域と上層の配線を接続するコンタクトとゲート電極との間の寄生容量の増大を抑制することができる。
【００６４】
なお、図１１において、ゲート電極１５の側面部にはシリコン酸化膜１１３１ とシリコン窒化膜１１３２ とからなる側壁スペーサ１１３が形成されている。ＴＥＯＳ系シリコン酸化膜１９上には、層間絶縁膜１１４が形成されている。ｎ＋ ソース／ドレイン１７に接続し、窒化チタン膜（バリアメタル）１１５１ とタングステン膜１１５２ とからなるコンタクト電極１１５が形成されている。
【００６５】
次に、本装置の製造工程を図１２，図１３を参照して説明する。図１２，図１３は、本発明の第４実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００６６】
先ず、図１２（ａ）に示すように、前の実施形態と同様に、Ｓｉ基板１１に素子分離絶縁膜１３及びバッファ酸化膜１８を形成した後、ポリシリコン膜３１及びシリコン窒化膜３２を順次堆積する。
【００６７】
次いで、図１２（ｂ）に示すように、所望のパターンにシリコン窒化膜３２及びポリシリコン膜３１を異方性エッチングし、ダミーゲート３３を形成する。さらに、例えば、Ａｓイオンをイオン注入し、９５０℃３０秒の加熱処理を施すことによって、ｎ− ソース／ドレイン１６を形成する。
【００６８】
次いで、図１２（ｃ）に示すように、シリコン酸化膜１１３１ 及びシリコン窒化膜１１３２ を堆積した後、シリコン窒化膜１１３２ 及びシリコン酸化膜１１３１ のエッチングを行い、ダミーゲート３３の側壁をシリコン窒化膜１１３２ で囲む側壁スペーサ１１３を形成する。さらに、例えば、Ｐ＋ イオンをイオン注入し、８５０℃３０秒の加熱処理を施すことによって、ｎ＋ ソース／ドレイン１７を形成する。
【００６９】
次いで、図１２（ｄ）に示すように、ＴＥＯＳ系シリコン酸化膜１９を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、ＴＥＯＳ系シリコン酸化膜１９をダミーゲート３３の表面が露出するまで平坦化する。
【００７０】
次いで、図１２（ｅ）に示すように、シリコン窒化膜３２，ポリシリコン膜３１を剥離することによって、ダミーゲート３３を除去する。ただし、ダミーゲート３３の側壁のシリコン窒化膜１１３２ は、シリコン酸化膜１１３１ が介在するために除去されない。その後、バッファ酸化膜１８，シリコン酸化膜１１３１ も剥離し、側壁がシリコン窒化膜１１３２ からなり、底面がＳｉ基板１１からなる溝部１２１を形成する。
【００７１】
さらに、図１２（ｆ）に示すように、例えばＣＶＤ法によりアモルファス二酸化セリウム膜（ＣｅＯ２ ）１１２を堆積する。
【００７２】
その後、図１２（ｇ）に示すように、例えば４５０℃の加熱処理により、アモルファスＣｅＯ２ 膜１１２から単結晶ＣｅＯ２ 膜をシリコン基板１１に対してエピタキシャル成長させ、溝部１２１の底面にのみ単結晶ＣｅＯ２ 膜１１１を形成する。
【００７３】
シリコンとＣｅＯ２ の格子定数はそれぞれ５．４６Å，５．４１Åと非常に近く、いわゆる格子不整合が小さいため、シリコン基板上で単結晶ＣｅＯ２ 膜１１１をエピタキシャル成長させることができる。ただし、アモルファスＣｅＯ２ 膜１１２がシリコン基板１１と直接接している面は溝部１２１底面のみであるため、単結晶ＣｅＯ２ 膜１１１は自己整合的に溝部１２１の底面のみにエピタキシャル成長する。
【００７４】
その後、図１２（ｈ）に示すように、例えば、タングステン膜を成膜し、さらに、例えばＣＭＰ法によって、タングステン膜及び低誘電率絶縁膜をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平坦化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【００７５】
以上の工程により、ゲート電極１５の側壁が低誘電率であるアモルファスＣｅＯ２ 膜１１２で覆われ、かつゲート電極１５の底部に高誘電率の単結晶ＣｅＯ２膜１１１が形成されたトランジスタを形成することができる。
【００７６】
そしてさらに、図１３（ｉ）に示すように、層間絶縁膜１１４を堆積した後、ｎ＋ ソース／ドレイン１７上の層間絶縁膜１１４及びＴＥＯＳ系シリコン酸化膜１９にコンタクトホール１３１の開口を行う。その後、図１３（ｊ）に示すように、例えば、窒化チタン膜１１５１ とタングステン膜１１５２ を埋め込んだ後、ＣＭＰ法により窒化チタン膜１１５１ 、タングステン膜１１５２ を層間絶縁膜１１４の表面が露出するまで平坦化し、コンタクト電極１１５を形成する。
【００７７】
このとき、コンタクト電極１１５とゲート電極１５間の絶縁膜は低誘電率を有するＣｅＯ２ 膜１１２であるため、コンタクト−電極間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【００７８】
本実施例では、シリコン基板に対しエピタキシャル成長する絶縁膜として、ＣｅＯ２ 膜を用いたが、酸化ジルコニウム膜（ＺｒＯ２ ）、酸化ハフニウム膜（ＨｆＯ２ ）、酸化トリウム（ＴｈＯ２ ）、酸化イットリウム膜（Ｙ２０３）、弗化カルシウム膜（ＣａＦ２ ）、弗化すず・カルシウム膜（ＣａＳｎＦ２ ）、酸化チタンバリウム膜（ＢａＴｉＯ３ ）を用いることが可能である。
【００７９】
なお、エピタキシャル成長は、格子常数が近い場合に生じるものとは限らない。例えば、堆積膜の格子常数Ａと基板と格子常数Ｂとの関係が、ｎａＡ≒ｎｂＢ（ｎａ，ｎｂは整数）であれば、エピタキシャル成長が生じる。また、その他、体積膜及び基板の格子常数が一定の関係にあれば、エピタキシャル成長が生じる。
【００８０】
また、本実施例では、ＣｅＯ２ 膜のエピタキシャル成長を成膜直後に行っているが、ＣｅＯ２ 膜上の金属膜成膜後、ＣｅＯ２ 膜及び金属膜の平坦化後以降であっても良い、さらに、本実施形態では、高誘電率絶縁膜の成膜をＣＶＤ法により行っているが、スパッタ法や真空蒸着法でも良い。
【００８１】
［第５実施形態］
図１４に第５の実施形態の基本構造断面図を示す。図１４は、本発明の第４実施形態に係わる半導体装置の構成を示す断面図である。なお、図１４において図１，図１１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００８２】
本装置の特徴は、ゲート電極１５の底部にのみ単結晶ＺｒＯ２ ゲート絶縁膜１４１が形成されており、ゲート電極１５の側面部には単結晶ＺｒＯ２ 膜が形成されていないことである。
【００８３】
本装置は、コンタクト電極１１５とゲート電極１５間には、高い誘電率の単結晶ＺｒＯ２ 膜が形成されていないため、コンタクト電極１１５−ゲート電極１５間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【００８４】
次に、本装置の製造工程について説明する。図１５は、本発明の第５実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００８５】
先ず、第４実施形態の図１２（ａ）〜図１２（ｅ）を参照して説明した工程と同様なことを行う。次いで、図１５（ａ）に示すように、例えば異方性スパッタ法によりアモルファス二酸化ジルコニウム膜（ＺｒＯ２ ）１５１を堆積する。
【００８６】
次いで、図１５（ｂ）に示すように、例えば４５０℃の加熱処理により、アモルファスＺｒＯ２ １５１から単結晶ＺｒＯ２ 膜１５１をＳｉ基板１１に対してエピタキシャル成長させる。シリコンとＺｒＯ２ の格子定数はそれぞれ５．４６Å，５．０７Åと非常に近く、いわゆる格子不整合が小さいため、単結晶ＺｒＯ２ 膜１４１はＳｉ基板１１上でエピタキシャル成長する。ただし、アモルファスＺｒＯ２ 膜１５１がＳｉ基板１１と直接接している面は溝部１２１の底面のみであるため、自己整合的に溝部１２１底面のみに単結晶ＺｒＯ２ 膜１４１がエピタキシャル成長する。
【００８７】
ＺｒＯ２ 膜の誘電率はその膜質に大きく依存し、単結晶構造ならば７０〜８０程度あるが、アモルファス構造では４程度と低い。よって、本発明によれば、溝底ににのみに高誘電率を有する単結晶ＺｒＯ２ 膜１４１を配置した構造を形成することが可能となる。
【００８８】
その後、図１５（ｃ）に示すように、溝部１２１内部に、例えばタングステン膜を成膜し、さらに例えばＣＭＰ法によって、タングステン膜及びアモルファスＺｒＯ２ 膜１５１をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平坦化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【００８９】
以上の工程により、ゲート電極１５の側壁がシリコン窒化膜１１３２ で覆われ、かつゲート電極１５の底部に高誘電率の単結晶ＺｒＯ２ ゲート絶縁膜１４１が形成されたトランジスタを形成することができる。
【００９０】
さらに、図１５（ｄ）〜図１５（ｅ）に示すように、前の実施形態と同様に、コンタクトホール内に１３１内に、ｎ＋ ソース／ドレイン１７に接続するコンタクト電極１１５を埋め込み形成する。
【００９１】
［第６実施形態］
図１６に第６の実施形態の基本構造断面図を示す。図１６は、本発明の第６実施形態に係わる半導体装置の構成を示す断面図である。なお、図１６において図１，図１１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９２】
本装置の特徴は、ゲート電極１５の底部にのみ単結晶ＣｅＯ２ ゲート絶縁膜１１１が形成されており、ゲート電極１５の側面部には単結晶ＣｅＯ２ 膜が形成されていないことである。
【００９３】
本装置は、コンタクト電極１１５とゲート電極１５間には、高い誘電率の単結晶ＣｅＯ２ 膜が形成されていないため、コンタクト電極１１５−ゲート電極１５間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【００９４】
次に、本装置の製造工程について説明する。図１７は、本発明の第６実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００９５】
先ず、第４実施形態の図１２（ａ）〜図１２（ｅ）を参照して説明した工程と同様なことを行う。次いで、図１７（ａ）に示すように、例えば真空蒸着法によりアモルファス二酸化セリウム膜（ＣｅＯ２ ）１１２を堆積する。
【００９６】
次いで、図１７（ｂ）に示すように、例えば４５０℃の加熱処理により、アモルファスＣｅＯ２ 膜１１２から単結晶ＣｅＯ２ 膜１１１をＳｉ基板１１に対してエピタキシャル成長させる。シリコンとＣｅＯ２ の格子定数はそれぞれ５．４６Å，５．４１Åと非常に近く、いわゆる格子不整合が小さいため、単結晶ＣｅＯ２ 膜がシリコン基板上でエピタキシャル成長する。ただし、アモルファスＣｅＯ２ 膜１１２がＳｉ基板１１と直接接している面は溝部１２１の底面のみであるため、自己整合的に溝部１２１の底面にのみ単結晶ＣｅＯ２ 膜１１１がエピタキシャル成長する。
【００９７】
ＣｅＯ２ 膜の誘電率はその膜質に大きく依存し、単結晶構造ならば７０〜８０程度あるが、アモルファス構造では４程度と低い。よって、本発明によれば、溝部１２１の底面は高誘電率の単結晶ＣｅＯ２ 膜１１１で、溝部１２１の側面は低誘電率のアモルファスＣｅＯ２ 膜１１２からなる構造を形成することが可能となる。
【００９８】
さらに、図１７（ｃ）に示すように、例えば１０％希釈硫酸により、溝部１２１側面のアモルファスＣｅＯ２ 膜１１２を剥離する。単結晶ＣｅＯ２ 膜１１１とアモルファスＣｅＯ２ 膜１１２のエッチング選択比は５〜１０程度あるため、溝部１２１の底面の単結晶ＣｅＯ２ 膜１１１を残したまま、溝部１２１の側面のアモルファスＣｅＯ２ 膜１１２を剥離することが可能である。
【００９９】
次いで、図１７（ｄ）に示すように、全面に例えばタングステン膜を成膜し、さらに例えばＣＭＰ法によってタングステン膜をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平垣化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【０１００】
以上の工程により、ゲート電極１５の側壁に高い誘電率の絶縁膜が形成されず、かつ高誘電率を有した単結晶ＣｅＯ２ ゲート絶縁膜１１１を用いたトランジスタを形成することができる。
【０１０１】
さらに、図１７（ｅ）〜図１７（ｆ）に示すように、前の実施形態と同様に、コンタクトホール内に１３１内に、ｎ＋ ソース／ドレイン１７に接続するコンタクト電極１１５を埋め込み形成する。
【０１０２】
なお、本実施形態では、硫酸を用いて選択エッチングを行ったが、フッ酸、塩酸、硝酸でも良い。
【０１０３】
［第７実施形態］
図１８に第７の実施形態の基本構造断面図を示す。図１８は、本発明の第６実施形態に係わる半導体装置の構成を示す断面図である。なお、図１８において図１，図１１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【０１０４】
本装置の特徴は、ゲート電極１５の底部にのみ単結晶ＨｆＯ２ ゲート絶縁膜１８１が形成されており、ゲート電極１５の側面部には単結晶ＨｆＯ２ 膜が形成さずに、ＨｆＮ膜１８２が形成されていることである。
【０１０５】
本装置は、コンタクト電極１１５とゲート電極１５間には、高い誘電率の単結晶ＨｆＯ２ 膜が形成されていないため、コンタクト電極１１５−ゲート電極１５間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【０１０６】
次に、本装置の製造工程について説明する。図１９は、本発明の第７実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【０１０７】
先ず、第４実施形態の図１２（ａ）〜図１２（ｅ）を参照して説明した工程と同様なことを行う。次いで、図１９（ａ）に示すように、例えばＣＶＤ法によりアモルファス二酸化ハフニウム膜（ＨｆＯ２ ）１９１を堆積させる。
【０１０８】
次いで、図１９（ｂ）に示すように、例えば４５０℃の加熱処理により、アモルファスＨｆＯ２ 膜１９１から単結晶ＨｆＯ２ 膜１８１をＳｉ基板１１に対してエピタキシャル成長させる。ただし、アモルファスＨｆＯ２ 膜１９１がＳｉ基板１１と直接接している面は溝部１２１の底面のみであるため、自己整合的に溝部１２１の底面にのみ単結晶ＨｆＯ２ 膜１８１がエピタキシャル成長する。
【０１０９】
ＨｆＯ２ 膜の誘電率はその膜質に大きく依存し、単結晶構造ならば７０〜８０程度あるが、アモルファス構造では４程度と低い。よって、本発明によれば、溝部１２１の底面は高誘電率を有する単結晶ＨｆＯ２ 膜１８１で、溝部１２１の側面は低誘電率を有するアモルファスＨｆＯ２ 膜１９１からなる構造を形成することが可能となる。
【０１１０】
次いで、図１９（ｃ）に示すように、例えばＮＨ３ 雰囲気で加熱することによりアモルファスＨｆＯ２ 膜１９１表面を窒化し、選択的にＨｆＮ膜１８２を形成する。アモルファスＨｆＯ２ 膜１９１は、単結晶ＨｆＯ２ 膜１８１に比べ窒化速度が５倍程度速いために、溝部１２１の底面の単結晶ＨｆＯ２ 膜１８１はあまり窒化されず、溝部１２１の底面以外のアモルファスＨｆＯ２ 膜１９１をＨｆＮ膜１８２に改質することが可能である。なお、ＨｆＮ膜１８２は金属であるため、誘電率の問題は発生しない。
【０１１１】
その後、図１９（ｄ）に示すように、溝部１２１の内部に例えばタングステン膜を成膜し、さらに例えばＣＭＰ法によってタングステン膜及びＨｆＮ膜１８２をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平坦化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【０１１２】
以上の工程により、ゲート電極の側壁に高い誘電率を有す絶縁膜が形成されず、かつ高誘電率を有した単結晶ＨｆＯ２ 膜を用いたトランジスタを形或することができる。
【０１１３】
さらに、図１９（ｅ）〜図１９（ｆ）に示すように、前の実施形態と同様に、コンタクトホール内に１３１内に、ｎ＋ ソース／ドレイン１７に接続するコンタクト電極１１５を埋め込み形成する。
【０１１４】
なお、本実施例では、ＨｆＯ２ 膜の室化をＮＨ３ を用いた熱窒化により行ったが、プラズマ窒化でも良い。また、窒化に用いるガスとしてＮＨ３ 以外に、Ｎ２ 、ＮＨ４ 、ＮＯ、ＮＯ２ 、Ｎ２Ｏ若しくはそれらのガスの組み合わせ未市区は窒素を含まないガスとの混合ガスでも良い。
【０１１５】
なお、本発明は、上記実施形態に限定されるものではない。例えば、第１〜３実施形態に示した製造方法において、ゲート電極を形成した後ゲート電極側壁のゲート絶縁膜を除去するのではなく、第４〜７実施形態に示したように、ゲート電極の底部にエピタキシャル成長させたゲート絶縁膜を形成し、側壁にアモルファス状態の絶縁膜を形成しても良い。
【０１１６】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１１７】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の側壁には、誘電率が高いゲート絶縁膜が形成されていないので、ゲート電極とソース／ドレインとの間の寄生容量が低減し、回路の動作スピードを向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体装置の構成を示す断面図。
【図２】図１の半導体装置の製造工程を示す工程断面図。
【図３】図１の半導体装置の製造工程を示す工程断面図。
【図４】図１の半導体装置の製造工程を示す工程断面図。
【図５】図１の半導体装置の製造工程を示す工程断面図。
【図６】図１の半導体装置の製造工程を示す工程断面図。
【図７】図１の半導体装置の製造工程を示す工程断面図。
【図８】図１の半導体装置の製造工程を示す工程断面図。
【図９】第２実施形態に係わる半導体装置の構成を示す断面図。
【図１０】第３実施形態に係わる半導体装置の構成を示す断面図。
【図１１】第４実施形態に係わる半導体装置の構成を示す断面図。
【図１２】図１１の半導体装置の製造工程を示す工程断面図。
【図１３】図１１の半導体装置の製造工程を示す工程断面図。
【図１４】第５実施形態に係わる半導体装置の構成を示す断面図。
【図１５】図１４の半導体装置の製造工程を示す工程断面図。
【図１６】第６実施形態に係わる半導体装置の構成を示す断面図。
【図１７】図１６の半導体装置の製造工程を示す工程断面図。
【図１８】第７実施形態に係わる半導体装置の構成を示す断面図。
【図１９】図１８の半導体装置の製造工程を示す工程断面図。
【符号の説明】
１１…Ｓｉ基板
１２…バッファ酸化膜
１３…素子分離絶縁膜
１４…ゲート絶縁膜
１５…メタルゲート電極
１５１ …ＴｉＮ
１５２ …Ａｌ電極
１６…ｎ− ソース／ドレイン
１７…ｎ＋ ソース／ドレイン
１８…バッファ酸化膜
１９…ＴＥＯＳ系シリコン酸化膜
２０…低誘電率絶縁膜
２１…コンタクト電極
２５…側壁スペーサ
２６…溝部
３１…ポリシリコン膜
３２…シリコン窒化膜
３３…ダミーゲート
３４…酸化膜
３５…側壁スペーサ
１１１…単結晶ＣｅＯ２ ゲート絶縁膜
１１２…アモルファスＣｅＯ２ 膜
１１３…側壁スペーサ
１１３１ …シリコン酸化膜
１１３２ …シリコン窒化膜
１１４…層間絶縁膜
１１５…Ａｌコンタクト電極
１２１…溝部
１３１…コンタクトホール
１４１…単結晶ＺｒＯ２ ゲート絶縁膜
１１５１ …窒化チタン膜
１１５２ …タングステン膜
１５１…アモルファスＺｒＯ２ 膜
１８１…単結晶ＨｆＯ２ ゲート絶縁膜
１８２…ＨｆＮ膜
１９１…アモルファスＨｆＯ２ 膜
【発明の属する技術分野】
本発明は、溝内にゲート電極を埋め込んで形成するＭＩＳＦＥＴを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子間及び素子寸法の縮小化、微細化が進められる一方、内部配線材料の低抵抗化及び寄生容量の低減などが検討されている。
【０００３】
とりわけＲＣ遅延が顕著に現れるゲート電極では、低抵抗化が大きな課題となっている。そこで、最近では、ゲート電極の低抵抗化を図るため、ポリシリコン膜と金属シリサイド膜との２層構造からなるポリサイドゲートが広く採用されている。高融点金属シリサイド膜は、ポリシリコン膜に比べ抵抗が約１桁低いので、低抵抗配線材料として有望である。なお、シリサイドとしては、これまでタングステンシリサイド（ＷＳｉｘ）が最も広く使われてきている。
【０００４】
しかしながら、０．１５μｍ以下の微細な配線に対応するためには、更に配線の低抵抗化を図って遅延時間を短縮することが求められている。タングステンシリサイドを用いてシート抵抗１Ω／□以下の低い抵抗を有するゲート電極を実現するためには、シリサイド層の膜厚を厚くしなければならないので、ゲート電極パターンの加工や電極上の層間絶縁膜の形成が難しくなるため、電極のアスペクト比を大きくすることなく、低いシート抵抗を達成することが要求されている。
【０００５】
そのような状況下で、ポリシリコン膜を介さずにゲート絶縁膜に直接金属膜を積層する構造、所謂メタルゲート電極構造が有望視されている。しかしながら、従来のゲート電極と異なり、ゲート電極の加工が困難なこと、熱耐性に乏しいなどの問題がある。
【０００６】
上述した問題を回避すべく、溝埋め込み型のゲート電極形成方法が提案されている。具体的には、ダミーゲート電極パターンを形成した後、ダミーゲート越しに拡散層を形成する。その後に、ダミーゲートの周囲にゲート側壁絶縁膜及び層間絶縁膜を形成する。そして、ダミーゲートを剥離して溝を形成し、この溝にゲート電極を構成する金属材料を埋め込み形成する手法である。この手法を用いることにより、メタルゲート電極形成後の熱工程の温度を下げることができる。
【０００７】
しかしながら、堆積によりゲート絶縁膜を形成する場合、溝の底面と共に側面にも絶縁膜が堆積される。特に、高誘電体膜をゲート絶縁膜として使用する場合、ゲート側壁にも高誘電体膜材料が形成される構造となってしまう。
【０００８】
ゲート電極側壁の絶縁膜は、隣接するゲート電極／配線間の配線間容量に反映されるだけでなく、ソース／ドレイン領域と上層の配線を接続するコンタクトとゲート電極の間、並びにソース／ドレインとゲート電極の間の容量にも影響する。つまり、ゲート電極側壁に、誘電率が高い絶縁膜を使用する場合、配線の寄生容量の増大を招き、回路の動作スピードが低下してしまうという問題があった。
【０００９】
【発明が解決しようとする課題】
溝にゲート電極を埋め込み形成するＭＩＳＦＥＴの製造方法が提案されているが、この製造方法を用いると、ゲート電極の側壁にもゲート絶縁膜が形成されてしまう。ゲート電極の側壁に形成されたゲート絶縁膜は、隣接するゲート電極／配線間の配線間容量に反映されるだけでなく、ソース／ドレイン領域と上層の配線を接続するコンタクトとゲート電極の間、並びにソース／ドレインとゲート電極の間の寄生容量にも影響する。つまり、ゲート電極側壁に、誘電率が高い絶縁膜が形成されると、配線の寄生容量の増大を招くという問題がある。
【００１０】
本発明の目的は、埋め込み型ゲート電極を有するＭＩＳＦＥＴに対して、ゲート電極の側壁に自己整合的にゲート電極より誘電率が低い絶縁膜を形成して、寄生容量の低減を図り、回路の動作スピードの低下を抑制し得る半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【００１２】
本発明の半導体装置の製造方法は、半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、前記ダミーゲートの側壁に、側壁スペーサを形成する工程と、前記ダミーゲート及び側壁スペーサをマスクに用いて、ソース／ドレインを形成する工程と、前記半導体基板上に、前記ダミーゲートを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜の上面を平坦化して、前記ダミーゲート及び側壁スペーサの上面を露出させる工程と、前記ダミーゲートを除去し、側面が前記側壁スペーサ，且つ底面が前記半導体基板からなる溝部を形成する工程と、前記半導体基板上に、前記溝部の底面及び側面を覆うように、ゲート絶縁膜を堆積する工程と、前記溝部内にゲート電極を埋め込み形成する工程と、前記ゲート電極の側面の前記側壁スペーサ及び前記ゲート絶縁膜を除去する工程と、前記側壁スペーサ及びゲート絶縁膜が除去されて形成される溝内に、前記ゲート絶縁膜よりも誘電率が低い低誘電率絶縁膜を埋め込む工程とを含むことを特徴とする。
【００１３】
本発明は、前記低誘電率絶縁膜は、シリコンの熱酸化膜より誘電率が低いことが好ましい。
【００１８】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００１９】
ゲート電極の側壁には、誘電率が高いゲート絶縁膜が形成されていないので、ゲート電極とソース／ドレインとの間の寄生容量が低減し、回路の動作スピードを向上させることができる。
【００２０】
また、ゲート電極側壁のゲート絶縁膜を除去して形成される溝にゲート絶縁膜より誘電率が低い低誘電率膜を埋め込むことによって、ゲート電極とソース／ドレインとの間の寄生容量を更に低減させることができ、回路の動作スピードの向上を図ることができる。
【００２１】
また、アモルファス構造の絶縁膜を除去すると、ゲート電極とソース／ドレインとの間の寄生容量を更に低減させることができ、回路の動作スピードの向上を図ることができる。
【００２２】
また、前記ゲート電極材の堆積を行う前に、アモルファス構造の絶縁膜を改質して、導電体にする工程とを行うことによって、ゲート電極とソース／ドレインとの間の寄生容量を更に低減させることができ、回路の動作スピードの向上を図ることができる。
【００２３】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２４】
［第１実施形態］
図１は、本発明の第１実施形態に係わるＭＩＳＦＥＴの構成を示す断面図である。
【００２５】
図１に示すように、ｐ型のＳｉ基板１１の素子領域の周囲を囲う溝が形成され、この溝内にバッファ酸化膜１２を介して素子分離絶縁膜１３が埋め込み形成されている。
【００２６】
Ｓｉ基板１１上の素子領域にＴａ２Ｏ５ゲート絶縁膜１４を介して、メタルゲート電極１５が形成されている。メタルゲート電極１５は、Ａｌ電極１５２ と、このＡｌ電極の側壁及び底部に形成されたバリア層であるＴｉＮ（バリアメタル）１５１ とから構成されている。
【００２７】
メタルゲート電極１５を挟むようにＳｉ基板１１上にｎ− ソース／ドレイン１６が形成されている。そして、メタルゲート電極１５及びｎ− ソース／ドレイン１６を挟むようにｎ＋ ソース／ドレイン１７が形成されている。
【００２８】
素子分離絶縁膜１３上，及びｎ＋ ソース／ドレイン１７上にバッファ酸化膜１８を介してＴＥＯＳ系シリコン酸化膜１９が形成されている。ＴＥＯＳ系シリコン酸化膜１９及びゲート電極１５上、且つＴＥＯＳ系シリコン酸化膜１９が形成されていないＳｉ基板１１上のバッファ酸化膜１８を介して、シリコン熱酸化膜より誘電率が低い低誘電率絶縁膜２０が形成されている。ＴＥＯＳ系シリコン酸化膜１９膜及び低誘電率絶縁膜２０にｎ＋ ソース／ドレイン１７に接続するコンタクトホールが形成され、コンタクトホールにＡｌ配線２１が形成されている。
【００２９】
本装置の特徴は、Ｔａ２Ｏ５ゲート絶縁膜１４がメタルゲート電極１５の真下の領域のみに存在することである。さらにまた、メタルゲート電極１５の側壁および上面が低誘電率絶縁膜（Ｌｏｗ−ｋ膜）２０で覆われていることも特徴である。
【００３０】
次に、このＭＯＳＦＥＴの製造工程を図２〜図８を参照して説明する。図２〜図８は、本発明の第１実施形態に係わるＭＩＳＦＥＴの製造工程を示す工程断面図である。
【００３１】
まず、図２（ａ）に示すように、例えば面方位（１００）のシリコン基板１１の素子分離領域表面に深さ２００ｎｍ程度の溝を形成し、その内壁を薄く酸化してバッファ酸化膜１２を形成する。例えばＴＥＯＳシリコン酸化膜系を全面に堆積した後、ＣＭＰ等を行うことによって、溝内に絶縁膜を埋め込み形成し、トレンチ素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜１３を形成する。ここで必要であればウェルやチャネル形成用のイオン注入を行ない、基板表面には６ｎｍ程度の厚さのバッファ酸化膜１８を形成する。
【００３２】
次いで、図２（ｂ）に示すように、ダミーゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜３１とシリコン窒化膜３２をどちらも１５０ｎｍ程度堆積する。
【００３３】
次いで、図２（ｃ）に示すように、光リソグラフィー又はＥＢ描画により、ゲート形成予定領域にレジストパターン（図示せず）を形成し、ＲＩＥ法を用いてゲート形成予定領域以外のシリコン窒化膜３２およびポリシリコン膜３１をエッチング除去してダミーゲート３３を形成した後、レジストパターンを除去する。
【００３４】
次いで、図３（ｄ）に示すように、熱酸化により、ポリシリコン膜３１の側面に６ｎｍ程度の酸化膜３４を形成する。次いで、図３（ｅ）に示すように、ダミーゲート３３をマスクに用いてイオン注入を行ってｎ− ソース／ドレイン１６を形成する。イオン注入は、例えば加速電圧１５ｋｅＶ，ドーズ量３×１０１４ｃｍ−２で例えばＡｓイオンを打ち込む。ＣＭＯＳを形成する場合は、リソグラフィ技術により形成されるマスクを用いてｎ＋ 拡散層とｐ＋ 拡散層を形成し分ける。
【００３５】
次いで、図４（ｆ）に示すように、シリコン窒化膜を７０ｎｍ程度堆積し、全面ＲＩＥすることによって、ダミーゲート３３の側面のみにシリコン窒化膜を残留させ、側壁スペーサ３５を形成する。
【００３６】
次いで、図４（ｇ）に示すように、イオン注入によりｎ− ソース／ドレイン１６より高濃度のｎ＋ ソース／ドレイン１７を形成する。イオン注入は、例えば加速電圧４５ｋｅＶ，ドーズ量３×１０１５ｃｍ−２でＡｓイオンを打ち込む。なお、ＣＭＯＳを形成する場合は、リソグラフィ技術により形成されるマスクを用いてｎ＋ 拡散層とｐ＋ 拡散層とを形成し分ける。ソース／ドレイン拡散層の活性化アニール（たとえば１０００℃、１０秒のＲＴＡ）は、イオン注入直後毎回行なっても良いし、全てのイオン注入が終了したのち、一度で行なっても良い。そして、ＬＰＣＶＤによりＴＥＯＳ系シリコン酸化膜１９を全面に３５０ｎｍ程度堆積する。
【００３７】
次いで、図５（ｈ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりＴＥＯＳ系シリコン酸化膜１９をエッチバック平坦化する。このＣＭＰ工程において、シリコン窒化膜３２，３５がＣＭＰのストッパーとなる。
【００３８】
次いで、図５（ｉ）に示すように、ホットリン酸によるウエット・エッチングにより、ダミーゲート３３のシリコン窒化膜３２を除去する。このエッチング工程で、シリコン窒化膜からなる側壁スペーサ３５の上部もエッチングされるため、側壁スペーサ３５の高さがやや低くなる。
【００３９】
次いで、図６（ｊ）に示すように、ＣＤＥによってダミーゲート３３のポリシリコン膜３１を除去し、ＨＦによるウエットエッチングを行なってバッファ酸化膜１８を除去することにより、ゲート電極の形成予定領域に溝部２６を形成する。ここでリソグラフィ技術を利用してＮＭＯＳ，ＰＭＯＳの各チャネル領域に別々にチャネルイオンの注入を行なうことも可能である。
【００４０】
次いで、図６（ｋ）に示すように、全面にＴａ２Ｏ５ゲート絶縁膜１４を形成する。Ｔａ２Ｏ５ゲート絶縁膜１４の形成方法を以下に説明する。Ｓｉ基板１１の表面に酸素ラジカルを照射しＳｉＯ２ 層を０．２〜０．３ｎｍ程度形成し、引き続きアンモニア、シラン等を用いてＳｉ３Ｎ４層を酸化膜換算膜厚で０．６ｎｍ程度（実膜厚で１．２ｎｍ程度）堆積形成する。その上にＣＶＤ法によりＴａ２Ｏ５膜を酸化膜換算膜厚で１ｎｍ程度（実膜厚で５ｎｍ程度）形成する。このようにすれば、ゲート絶縁膜厚は酸化膜換算膜厚で２ｎｍ以下となる。
【００４１】
また、Ｔａ２Ｏ５ゲート絶縁膜１４の別の形成方法としては、まず１ｎｍ程度のＳｉＯ２ 層を熱酸化により形成し、この表面を窒素ラジカルを使って低温（６００℃以下）で窒化（Ｎ２プラズマ窒化）してもよい。Ｓｉ３Ｎ４層が酸化膜換算膜厚で０．６ｎｍ程度（実膜厚で１．２ｎｍ程度）形成されると、ＳｉＯ２ 層は０．４ｎｍ程度となる。その上にＣＶＤによりＴａ２Ｏ５膜を酸化膜換算膜厚で１ｎｍ程度（実膜厚で５ｎｍ程度）形成すれば、Ｔａ２Ｏ５ゲート絶縁膜１４の厚さは酸化膜換算膜厚で２ｎｍ以下となる。
【００４２】
そして、ゲート電極としてＴｉＮ１５１ とＡｌ電極１５２ 電極をそれぞれ１０ｎｍ，２５０ｎｍ程度堆積する。
【００４３】
次いで、図７（ｌ）に示すように、側壁スペーサ２５をストッパにしてＣＭＰによりエッチバック平坦化を行い、溝部２６内にＴａ２Ｏ５ゲート絶縁膜１４及びゲート電極１５を埋め込み形成する。
【００４４】
すでにソース／ドレイン１６，１７を（活性化を含めて）形成してあり、基本的にこの後には４５０℃以上の高温工程がないため、ゲート電極としてメタル材料（Ａｌ，Ｗ，ＴｉＮ，Ｒｕなど）を用いることが可能であり、またゲート絶縁膜として高誘電体膜（ｈｉｇｈ−ｋ膜：Ｔａ２Ｏ５，ＴｉＯ２ ，Ｓｉ３Ｎ４など）や強誘電体膜（（Ｂａ，Ｓｒ）ＴｉＯ３ など）を用いることが可能である。
【００４５】
次いで、図７（ｍ）に示すように、ＣＦ４ とＯ２ ガスを用いたＣＤＥにより、ＣＭＰで除去されにくく残留しやすいＴＥＯＳ系シリコン酸化膜１９上のＴａ２Ｏ５ゲート絶縁膜１４を除去すると共に、メタルゲート電極１５側面のＴａ２Ｏ５絶縁膜１４及び側壁スペーサ２５を除去する。Ｔａ２Ｏ５ゲート絶縁膜１４はメタルゲート電極１５の真下のみに残留し、メタルゲート電極１５の側面やＴＥＯＳ系シリコン酸化膜１９上には存在しなくなる。
【００４６】
一般に、高誘電体膜又は強誘電体膜の下には界面特性を向上させるため熱酸化膜や窒化酸化膜のバッファレイヤーが存在する。したがって、Ｔａ２Ｏ５絶縁膜１４及び側壁スペーサ２５の除去時に、このバッファレイヤーがエッチングストッパーの役割を果たし、Ｓｉ基板１１が削れるのが防止される。
【００４７】
また、Ｔａ（ＯＣ２Ｈ５）５ をソースガスとしてＴａ２Ｏ５膜を成膜する場合、成膜プロセス条件を最適化すると、ＴＥＯＳ上やシリコン窒化膜上ではアイランド状に成長させて疎な膜質を実現し、シリコン基板上や薄い熱酸化膜上に成膜した場合は（本実施例ではメタルゲート下の部分のような場所は）密で均一な膜質とすることができる。したがって、ＴＥＯＳ系シリコン酸化膜１９上やメタルゲート電極１５側壁のＴａ２Ｏ５絶縁膜１４のみを選択的に除去し、メタルゲート電極１５下のＴａ２Ｏ５絶縁膜１４を残留させることが比較的容易である。
【００４８】
次いで、図８（ｎ）に示すように、この後、メタルゲート電極１５の側面と上面を覆うように低誘電率絶縁膜（たとえば誘電率２．５程度）２０を堆積する。そして、低誘電率絶縁膜２０及びＴＥＯＳ系シリコン酸化膜１９に、ｎ＋ ソース／ドレイン１７に接続するコンタクトホールを形成した後、ｎ＋ ソース／ドレイン１７に接続する上層配線のＡｌ配線２１を形成する。
【００４９】
以上のように、本発明により形成したＭＩＳＦＥＴでは、メタルゲート電極１５の側壁には、高誘電率のＴａ２Ｏ５ゲート絶縁膜が形成されず、且つメタルゲート電極の側壁には誘電率が低い膜が形成されているので、ゲート電極１５とソース／ドレイン１６，１７間の配線容量が低減し、素子動作スピードが向上する。また、ゲート電極１５の下の領域のみにＴａ２Ｏ５ゲート絶縁膜１４が存在するので、Ｔａ２Ｏ５がコンタクトＲＩＥをストップさせることがない。即ち、ソース／ドレイン領域のコンタクト開孔が容易である。さらにまた、ゲート電極１５側壁の高誘電体膜が除去されるので、素子の微細化、高集積化に向いたトランジスタ構図を実現することができる。
【００５０】
なお、低誘電率絶縁膜としては、表１に示すような材料を用いることができる。
【００５１】
【表１】
なお、表１において、ｋは誘電率、Ｔｇ は成長温度を示している。
【００５３】
［第２実施形態］
図９に第２の実施形態の基本構造断面図を示す。図９は、本発明の第２実施形態に係わる半導体装置の構成を示す断面図である。なお、図９において図１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００５４】
本装置が、第１実施形態に示した装置と異なる点は、ｎ＋ ソース／ドレイン１７にエピタキシャルＳｉ層９１が形成されており、エレペーティッドソース／ドレイン構造になっている点である。しかもこのエピタキシャルＳｉ層９１上には図示されないＣｏＳｉ２ が形成されている。
【００５５】
一般にエレベーティッドソース／ドレイン構造では、ゲート−ソース／ドレイン間容量が大きくなりやすく、素子動作スピードに悪影響を及ぼしやすい。メタルゲートの側面に高誘電体ゲート絶縁膜があればなおさらである。しかしながら、本実施形態においては、ゲートとエレベーティッドソース／ドレインの間の高誘電体ゲート絶縁膜が除去されており、かわりに低誘電率膜（たとえば誘電率２．５程度の膜）が挿入されているため、ゲート−ソース／ドレイン間容量が大幅に低減されている。
【００５６】
したがって、本発明は、エレベーティッドソース／ドレイン構造を採用した場合にさらに威力を発揮する。
【００５７】
［第３実施形態］
図１０に第３の実施形態の基本構造断面図を示す。図１０は、本発明の第３実施形態に係わる半導体装置の構成を示す断面図である。なお、図１０において図１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００５８】
本装置が、第１実施形態に示した装置と異なる点は、側壁スペーサ３５が除去されていない点である。メタルゲート電極１５側面のＴａ２Ｏ５ゲート絶縁膜１４は除去されており、そこに例えば誘電率２．５程度の低誘電率絶縁膜２０が挿入されているから、素子動作スピードは向上する。さらに本実施形態では、側壁スペーサ３５が残されているので、ｎ＋ ソース／ドレイン１７に接続するコンタクト孔の形成場所が多少合わせずれても、スペーサがコンタクトＲＩＥで消失することなく残留するため、ゲート電極とコンタクト間のショート不良が生じにくいというメリットが生じる。
【００５９】
図１０に示すように、コンタクト孔が側壁スペーサ３５の上にのりあげて形成された場合でも、側壁スペーサ３５が残留することによりゲート電極１５とＡｌ配線２１の間の絶縁が保たれている。
【００６０】
［第４実施形態］
図１１に第４の実施形態の基本構造断面図を示す。図１１は、本発明の第４実施形態に係わる半導体装置の構成を示す断面図である。なお、図１１において図１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００６１】
本装置の特徴は、メタルゲート電極１５の底部のゲート絶縁膜がエピタキシャル成長した単結晶ＣｅＯ２ 膜１１１であり、メタルゲート電極１５側面のゲート絶縁膜がアモルファスＣｅＯ２ 膜１１２であることである。
【００６２】
ＣｅＯ２ 膜の誘電率は、その膜質に大きく依存し、単結晶自体であれば７０〜８０程度あるが、アモルファス構造では４程度とシリコン酸化膜の３．６とほぼ同程度となる。
【００６３】
そのため、メタルゲート電極１５側壁には、低い誘電率の膜が形成されているので、隣接するゲート電極／配線間の配線間容量、並びにソース／ドレイン領域と上層の配線を接続するコンタクトとゲート電極との間の寄生容量の増大を抑制することができる。
【００６４】
なお、図１１において、ゲート電極１５の側面部にはシリコン酸化膜１１３１ とシリコン窒化膜１１３２ とからなる側壁スペーサ１１３が形成されている。ＴＥＯＳ系シリコン酸化膜１９上には、層間絶縁膜１１４が形成されている。ｎ＋ ソース／ドレイン１７に接続し、窒化チタン膜（バリアメタル）１１５１ とタングステン膜１１５２ とからなるコンタクト電極１１５が形成されている。
【００６５】
次に、本装置の製造工程を図１２，図１３を参照して説明する。図１２，図１３は、本発明の第４実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００６６】
先ず、図１２（ａ）に示すように、前の実施形態と同様に、Ｓｉ基板１１に素子分離絶縁膜１３及びバッファ酸化膜１８を形成した後、ポリシリコン膜３１及びシリコン窒化膜３２を順次堆積する。
【００６７】
次いで、図１２（ｂ）に示すように、所望のパターンにシリコン窒化膜３２及びポリシリコン膜３１を異方性エッチングし、ダミーゲート３３を形成する。さらに、例えば、Ａｓイオンをイオン注入し、９５０℃３０秒の加熱処理を施すことによって、ｎ− ソース／ドレイン１６を形成する。
【００６８】
次いで、図１２（ｃ）に示すように、シリコン酸化膜１１３１ 及びシリコン窒化膜１１３２ を堆積した後、シリコン窒化膜１１３２ 及びシリコン酸化膜１１３１ のエッチングを行い、ダミーゲート３３の側壁をシリコン窒化膜１１３２ で囲む側壁スペーサ１１３を形成する。さらに、例えば、Ｐ＋ イオンをイオン注入し、８５０℃３０秒の加熱処理を施すことによって、ｎ＋ ソース／ドレイン１７を形成する。
【００６９】
次いで、図１２（ｄ）に示すように、ＴＥＯＳ系シリコン酸化膜１９を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、ＴＥＯＳ系シリコン酸化膜１９をダミーゲート３３の表面が露出するまで平坦化する。
【００７０】
次いで、図１２（ｅ）に示すように、シリコン窒化膜３２，ポリシリコン膜３１を剥離することによって、ダミーゲート３３を除去する。ただし、ダミーゲート３３の側壁のシリコン窒化膜１１３２ は、シリコン酸化膜１１３１ が介在するために除去されない。その後、バッファ酸化膜１８，シリコン酸化膜１１３１ も剥離し、側壁がシリコン窒化膜１１３２ からなり、底面がＳｉ基板１１からなる溝部１２１を形成する。
【００７１】
さらに、図１２（ｆ）に示すように、例えばＣＶＤ法によりアモルファス二酸化セリウム膜（ＣｅＯ２ ）１１２を堆積する。
【００７２】
その後、図１２（ｇ）に示すように、例えば４５０℃の加熱処理により、アモルファスＣｅＯ２ 膜１１２から単結晶ＣｅＯ２ 膜をシリコン基板１１に対してエピタキシャル成長させ、溝部１２１の底面にのみ単結晶ＣｅＯ２ 膜１１１を形成する。
【００７３】
シリコンとＣｅＯ２ の格子定数はそれぞれ５．４６Å，５．４１Åと非常に近く、いわゆる格子不整合が小さいため、シリコン基板上で単結晶ＣｅＯ２ 膜１１１をエピタキシャル成長させることができる。ただし、アモルファスＣｅＯ２ 膜１１２がシリコン基板１１と直接接している面は溝部１２１底面のみであるため、単結晶ＣｅＯ２ 膜１１１は自己整合的に溝部１２１の底面のみにエピタキシャル成長する。
【００７４】
その後、図１２（ｈ）に示すように、例えば、タングステン膜を成膜し、さらに、例えばＣＭＰ法によって、タングステン膜及び低誘電率絶縁膜をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平坦化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【００７５】
以上の工程により、ゲート電極１５の側壁が低誘電率であるアモルファスＣｅＯ２ 膜１１２で覆われ、かつゲート電極１５の底部に高誘電率の単結晶ＣｅＯ２膜１１１が形成されたトランジスタを形成することができる。
【００７６】
そしてさらに、図１３（ｉ）に示すように、層間絶縁膜１１４を堆積した後、ｎ＋ ソース／ドレイン１７上の層間絶縁膜１１４及びＴＥＯＳ系シリコン酸化膜１９にコンタクトホール１３１の開口を行う。その後、図１３（ｊ）に示すように、例えば、窒化チタン膜１１５１ とタングステン膜１１５２ を埋め込んだ後、ＣＭＰ法により窒化チタン膜１１５１ 、タングステン膜１１５２ を層間絶縁膜１１４の表面が露出するまで平坦化し、コンタクト電極１１５を形成する。
【００７７】
このとき、コンタクト電極１１５とゲート電極１５間の絶縁膜は低誘電率を有するＣｅＯ２ 膜１１２であるため、コンタクト−電極間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【００７８】
本実施例では、シリコン基板に対しエピタキシャル成長する絶縁膜として、ＣｅＯ２ 膜を用いたが、酸化ジルコニウム膜（ＺｒＯ２ ）、酸化ハフニウム膜（ＨｆＯ２ ）、酸化トリウム（ＴｈＯ２ ）、酸化イットリウム膜（Ｙ２０３）、弗化カルシウム膜（ＣａＦ２ ）、弗化すず・カルシウム膜（ＣａＳｎＦ２ ）、酸化チタンバリウム膜（ＢａＴｉＯ３ ）を用いることが可能である。
【００７９】
なお、エピタキシャル成長は、格子常数が近い場合に生じるものとは限らない。例えば、堆積膜の格子常数Ａと基板と格子常数Ｂとの関係が、ｎａＡ≒ｎｂＢ（ｎａ，ｎｂは整数）であれば、エピタキシャル成長が生じる。また、その他、体積膜及び基板の格子常数が一定の関係にあれば、エピタキシャル成長が生じる。
【００８０】
また、本実施例では、ＣｅＯ２ 膜のエピタキシャル成長を成膜直後に行っているが、ＣｅＯ２ 膜上の金属膜成膜後、ＣｅＯ２ 膜及び金属膜の平坦化後以降であっても良い、さらに、本実施形態では、高誘電率絶縁膜の成膜をＣＶＤ法により行っているが、スパッタ法や真空蒸着法でも良い。
【００８１】
［第５実施形態］
図１４に第５の実施形態の基本構造断面図を示す。図１４は、本発明の第４実施形態に係わる半導体装置の構成を示す断面図である。なお、図１４において図１，図１１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００８２】
本装置の特徴は、ゲート電極１５の底部にのみ単結晶ＺｒＯ２ ゲート絶縁膜１４１が形成されており、ゲート電極１５の側面部には単結晶ＺｒＯ２ 膜が形成されていないことである。
【００８３】
本装置は、コンタクト電極１１５とゲート電極１５間には、高い誘電率の単結晶ＺｒＯ２ 膜が形成されていないため、コンタクト電極１１５−ゲート電極１５間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【００８４】
次に、本装置の製造工程について説明する。図１５は、本発明の第５実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００８５】
先ず、第４実施形態の図１２（ａ）〜図１２（ｅ）を参照して説明した工程と同様なことを行う。次いで、図１５（ａ）に示すように、例えば異方性スパッタ法によりアモルファス二酸化ジルコニウム膜（ＺｒＯ２ ）１５１を堆積する。
【００８６】
次いで、図１５（ｂ）に示すように、例えば４５０℃の加熱処理により、アモルファスＺｒＯ２ １５１から単結晶ＺｒＯ２ 膜１５１をＳｉ基板１１に対してエピタキシャル成長させる。シリコンとＺｒＯ２ の格子定数はそれぞれ５．４６Å，５．０７Åと非常に近く、いわゆる格子不整合が小さいため、単結晶ＺｒＯ２ 膜１４１はＳｉ基板１１上でエピタキシャル成長する。ただし、アモルファスＺｒＯ２ 膜１５１がＳｉ基板１１と直接接している面は溝部１２１の底面のみであるため、自己整合的に溝部１２１底面のみに単結晶ＺｒＯ２ 膜１４１がエピタキシャル成長する。
【００８７】
ＺｒＯ２ 膜の誘電率はその膜質に大きく依存し、単結晶構造ならば７０〜８０程度あるが、アモルファス構造では４程度と低い。よって、本発明によれば、溝底ににのみに高誘電率を有する単結晶ＺｒＯ２ 膜１４１を配置した構造を形成することが可能となる。
【００８８】
その後、図１５（ｃ）に示すように、溝部１２１内部に、例えばタングステン膜を成膜し、さらに例えばＣＭＰ法によって、タングステン膜及びアモルファスＺｒＯ２ 膜１５１をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平坦化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【００８９】
以上の工程により、ゲート電極１５の側壁がシリコン窒化膜１１３２ で覆われ、かつゲート電極１５の底部に高誘電率の単結晶ＺｒＯ２ ゲート絶縁膜１４１が形成されたトランジスタを形成することができる。
【００９０】
さらに、図１５（ｄ）〜図１５（ｅ）に示すように、前の実施形態と同様に、コンタクトホール内に１３１内に、ｎ＋ ソース／ドレイン１７に接続するコンタクト電極１１５を埋め込み形成する。
【００９１】
［第６実施形態］
図１６に第６の実施形態の基本構造断面図を示す。図１６は、本発明の第６実施形態に係わる半導体装置の構成を示す断面図である。なお、図１６において図１，図１１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【００９２】
本装置の特徴は、ゲート電極１５の底部にのみ単結晶ＣｅＯ２ ゲート絶縁膜１１１が形成されており、ゲート電極１５の側面部には単結晶ＣｅＯ２ 膜が形成されていないことである。
【００９３】
本装置は、コンタクト電極１１５とゲート電極１５間には、高い誘電率の単結晶ＣｅＯ２ 膜が形成されていないため、コンタクト電極１１５−ゲート電極１５間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【００９４】
次に、本装置の製造工程について説明する。図１７は、本発明の第６実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【００９５】
先ず、第４実施形態の図１２（ａ）〜図１２（ｅ）を参照して説明した工程と同様なことを行う。次いで、図１７（ａ）に示すように、例えば真空蒸着法によりアモルファス二酸化セリウム膜（ＣｅＯ２ ）１１２を堆積する。
【００９６】
次いで、図１７（ｂ）に示すように、例えば４５０℃の加熱処理により、アモルファスＣｅＯ２ 膜１１２から単結晶ＣｅＯ２ 膜１１１をＳｉ基板１１に対してエピタキシャル成長させる。シリコンとＣｅＯ２ の格子定数はそれぞれ５．４６Å，５．４１Åと非常に近く、いわゆる格子不整合が小さいため、単結晶ＣｅＯ２ 膜がシリコン基板上でエピタキシャル成長する。ただし、アモルファスＣｅＯ２ 膜１１２がＳｉ基板１１と直接接している面は溝部１２１の底面のみであるため、自己整合的に溝部１２１の底面にのみ単結晶ＣｅＯ２ 膜１１１がエピタキシャル成長する。
【００９７】
ＣｅＯ２ 膜の誘電率はその膜質に大きく依存し、単結晶構造ならば７０〜８０程度あるが、アモルファス構造では４程度と低い。よって、本発明によれば、溝部１２１の底面は高誘電率の単結晶ＣｅＯ２ 膜１１１で、溝部１２１の側面は低誘電率のアモルファスＣｅＯ２ 膜１１２からなる構造を形成することが可能となる。
【００９８】
さらに、図１７（ｃ）に示すように、例えば１０％希釈硫酸により、溝部１２１側面のアモルファスＣｅＯ２ 膜１１２を剥離する。単結晶ＣｅＯ２ 膜１１１とアモルファスＣｅＯ２ 膜１１２のエッチング選択比は５〜１０程度あるため、溝部１２１の底面の単結晶ＣｅＯ２ 膜１１１を残したまま、溝部１２１の側面のアモルファスＣｅＯ２ 膜１１２を剥離することが可能である。
【００９９】
次いで、図１７（ｄ）に示すように、全面に例えばタングステン膜を成膜し、さらに例えばＣＭＰ法によってタングステン膜をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平垣化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【０１００】
以上の工程により、ゲート電極１５の側壁に高い誘電率の絶縁膜が形成されず、かつ高誘電率を有した単結晶ＣｅＯ２ ゲート絶縁膜１１１を用いたトランジスタを形成することができる。
【０１０１】
さらに、図１７（ｅ）〜図１７（ｆ）に示すように、前の実施形態と同様に、コンタクトホール内に１３１内に、ｎ＋ ソース／ドレイン１７に接続するコンタクト電極１１５を埋め込み形成する。
【０１０２】
なお、本実施形態では、硫酸を用いて選択エッチングを行ったが、フッ酸、塩酸、硝酸でも良い。
【０１０３】
［第７実施形態］
図１８に第７の実施形態の基本構造断面図を示す。図１８は、本発明の第６実施形態に係わる半導体装置の構成を示す断面図である。なお、図１８において図１，図１１と同一な部位には同一符号を付し、その詳細な説明を省略する。
【０１０４】
本装置の特徴は、ゲート電極１５の底部にのみ単結晶ＨｆＯ２ ゲート絶縁膜１８１が形成されており、ゲート電極１５の側面部には単結晶ＨｆＯ２ 膜が形成さずに、ＨｆＮ膜１８２が形成されていることである。
【０１０５】
本装置は、コンタクト電極１１５とゲート電極１５間には、高い誘電率の単結晶ＨｆＯ２ 膜が形成されていないため、コンタクト電極１１５−ゲート電極１５間の寄生容量は低く抑えることができ、しいてはトランジスタの処理速度を向上させることが可能となる。
【０１０６】
次に、本装置の製造工程について説明する。図１９は、本発明の第７実施形態に係わる半導体装置の製造工程を示す工程断面図である。
【０１０７】
先ず、第４実施形態の図１２（ａ）〜図１２（ｅ）を参照して説明した工程と同様なことを行う。次いで、図１９（ａ）に示すように、例えばＣＶＤ法によりアモルファス二酸化ハフニウム膜（ＨｆＯ２ ）１９１を堆積させる。
【０１０８】
次いで、図１９（ｂ）に示すように、例えば４５０℃の加熱処理により、アモルファスＨｆＯ２ 膜１９１から単結晶ＨｆＯ２ 膜１８１をＳｉ基板１１に対してエピタキシャル成長させる。ただし、アモルファスＨｆＯ２ 膜１９１がＳｉ基板１１と直接接している面は溝部１２１の底面のみであるため、自己整合的に溝部１２１の底面にのみ単結晶ＨｆＯ２ 膜１８１がエピタキシャル成長する。
【０１０９】
ＨｆＯ２ 膜の誘電率はその膜質に大きく依存し、単結晶構造ならば７０〜８０程度あるが、アモルファス構造では４程度と低い。よって、本発明によれば、溝部１２１の底面は高誘電率を有する単結晶ＨｆＯ２ 膜１８１で、溝部１２１の側面は低誘電率を有するアモルファスＨｆＯ２ 膜１９１からなる構造を形成することが可能となる。
【０１１０】
次いで、図１９（ｃ）に示すように、例えばＮＨ３ 雰囲気で加熱することによりアモルファスＨｆＯ２ 膜１９１表面を窒化し、選択的にＨｆＮ膜１８２を形成する。アモルファスＨｆＯ２ 膜１９１は、単結晶ＨｆＯ２ 膜１８１に比べ窒化速度が５倍程度速いために、溝部１２１の底面の単結晶ＨｆＯ２ 膜１８１はあまり窒化されず、溝部１２１の底面以外のアモルファスＨｆＯ２ 膜１９１をＨｆＮ膜１８２に改質することが可能である。なお、ＨｆＮ膜１８２は金属であるため、誘電率の問題は発生しない。
【０１１１】
その後、図１９（ｄ）に示すように、溝部１２１の内部に例えばタングステン膜を成膜し、さらに例えばＣＭＰ法によってタングステン膜及びＨｆＮ膜１８２をＴＥＯＳ系シリコン酸化膜１９の表面が露出するまで平坦化し、溝部１２１の内部にゲート電極１５を埋め込み形成する。
【０１１２】
以上の工程により、ゲート電極の側壁に高い誘電率を有す絶縁膜が形成されず、かつ高誘電率を有した単結晶ＨｆＯ２ 膜を用いたトランジスタを形或することができる。
【０１１３】
さらに、図１９（ｅ）〜図１９（ｆ）に示すように、前の実施形態と同様に、コンタクトホール内に１３１内に、ｎ＋ ソース／ドレイン１７に接続するコンタクト電極１１５を埋め込み形成する。
【０１１４】
なお、本実施例では、ＨｆＯ２ 膜の室化をＮＨ３ を用いた熱窒化により行ったが、プラズマ窒化でも良い。また、窒化に用いるガスとしてＮＨ３ 以外に、Ｎ２ 、ＮＨ４ 、ＮＯ、ＮＯ２ 、Ｎ２Ｏ若しくはそれらのガスの組み合わせ未市区は窒素を含まないガスとの混合ガスでも良い。
【０１１５】
なお、本発明は、上記実施形態に限定されるものではない。例えば、第１〜３実施形態に示した製造方法において、ゲート電極を形成した後ゲート電極側壁のゲート絶縁膜を除去するのではなく、第４〜７実施形態に示したように、ゲート電極の底部にエピタキシャル成長させたゲート絶縁膜を形成し、側壁にアモルファス状態の絶縁膜を形成しても良い。
【０１１６】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１１７】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の側壁には、誘電率が高いゲート絶縁膜が形成されていないので、ゲート電極とソース／ドレインとの間の寄生容量が低減し、回路の動作スピードを向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体装置の構成を示す断面図。
【図２】図１の半導体装置の製造工程を示す工程断面図。
【図３】図１の半導体装置の製造工程を示す工程断面図。
【図４】図１の半導体装置の製造工程を示す工程断面図。
【図５】図１の半導体装置の製造工程を示す工程断面図。
【図６】図１の半導体装置の製造工程を示す工程断面図。
【図７】図１の半導体装置の製造工程を示す工程断面図。
【図８】図１の半導体装置の製造工程を示す工程断面図。
【図９】第２実施形態に係わる半導体装置の構成を示す断面図。
【図１０】第３実施形態に係わる半導体装置の構成を示す断面図。
【図１１】第４実施形態に係わる半導体装置の構成を示す断面図。
【図１２】図１１の半導体装置の製造工程を示す工程断面図。
【図１３】図１１の半導体装置の製造工程を示す工程断面図。
【図１４】第５実施形態に係わる半導体装置の構成を示す断面図。
【図１５】図１４の半導体装置の製造工程を示す工程断面図。
【図１６】第６実施形態に係わる半導体装置の構成を示す断面図。
【図１７】図１６の半導体装置の製造工程を示す工程断面図。
【図１８】第７実施形態に係わる半導体装置の構成を示す断面図。
【図１９】図１８の半導体装置の製造工程を示す工程断面図。
【符号の説明】
１１…Ｓｉ基板
１２…バッファ酸化膜
１３…素子分離絶縁膜
１４…ゲート絶縁膜
１５…メタルゲート電極
１５１ …ＴｉＮ
１５２ …Ａｌ電極
１６…ｎ− ソース／ドレイン
１７…ｎ＋ ソース／ドレイン
１８…バッファ酸化膜
１９…ＴＥＯＳ系シリコン酸化膜
２０…低誘電率絶縁膜
２１…コンタクト電極
２５…側壁スペーサ
２６…溝部
３１…ポリシリコン膜
３２…シリコン窒化膜
３３…ダミーゲート
３４…酸化膜
３５…側壁スペーサ
１１１…単結晶ＣｅＯ２ ゲート絶縁膜
１１２…アモルファスＣｅＯ２ 膜
１１３…側壁スペーサ
１１３１ …シリコン酸化膜
１１３２ …シリコン窒化膜
１１４…層間絶縁膜
１１５…Ａｌコンタクト電極
１２１…溝部
１３１…コンタクトホール
１４１…単結晶ＺｒＯ２ ゲート絶縁膜
１１５１ …窒化チタン膜
１１５２ …タングステン膜
１５１…アモルファスＺｒＯ２ 膜
１８１…単結晶ＨｆＯ２ ゲート絶縁膜
１８２…ＨｆＮ膜
１９１…アモルファスＨｆＯ２ 膜
Claims (2)
- 半導体基板上のゲート電極が形成される領域にダミーゲートを形成する工程と、
前記ダミーゲートの側壁に、側壁スペーサを形成する工程と、
前記ダミーゲート及び側壁スペーサをマスクに用いて、ソース／ドレインを形成する工程と、
前記半導体基板上に、前記ダミーゲートを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化して、前記ダミーゲート及び側壁スペーサの上面を露出させる工程と、
前記ダミーゲートを除去し、側面が前記側壁スペーサ，且つ底面が前記半導体基板からなる溝部を形成する工程と、
前記半導体基板上に、前記溝部の底面及び側面を覆うように、ゲート絶縁膜を堆積する工程と、
前記溝部内にゲート電極を埋め込み形成する工程と、
前記ゲート電極の側壁の前記側壁スペーサ及び前記ゲート絶縁膜を除去する工程と、
前記側壁スペーサ及びゲート絶縁膜が除去されて形成される溝内に、前記ゲート絶縁膜よりも誘電率が低い低誘電率絶縁膜を埋め込む工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記低誘電率絶縁膜は、シリコンの熱酸化膜より誘電率が低いことを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18698899A JP3600476B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
| US09/609,109 US6607952B1 (en) | 1999-06-30 | 2000-06-30 | Semiconductor device with a disposable gate and method of manufacturing the same |
| US10/614,368 US6812535B2 (en) | 1999-06-30 | 2003-07-08 | Semiconductor device with a disposable gate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18698899A JP3600476B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004242731A Division JP2004363628A (ja) | 2004-08-23 | 2004-08-23 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015746A JP2001015746A (ja) | 2001-01-19 |
| JP3600476B2 true JP3600476B2 (ja) | 2004-12-15 |
Family
ID=16198247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18698899A Expired - Fee Related JP3600476B2 (ja) | 1999-06-30 | 1999-06-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6607952B1 (ja) |
| JP (1) | JP3600476B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531324B2 (en) * | 2001-03-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | MFOS memory transistor & method of fabricating same |
| JP4971559B2 (ja) | 2001-07-27 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6673664B2 (en) * | 2001-10-16 | 2004-01-06 | Sharp Laboratories Of America, Inc. | Method of making a self-aligned ferroelectric memory transistor |
| DE10203674A1 (de) * | 2002-01-30 | 2003-08-14 | Infineon Technologies Ag | Halbleiterbaustein mit einer Isolationsschicht und Verfahren zur Herstellung eines Halbleiterbausteins mit Isolationsschicht |
| JP2003282873A (ja) * | 2002-03-22 | 2003-10-03 | Sony Corp | 半導体装置およびその製造方法 |
| JP4014431B2 (ja) * | 2002-03-27 | 2007-11-28 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP4160489B2 (ja) * | 2003-10-31 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US7230296B2 (en) * | 2004-11-08 | 2007-06-12 | International Business Machines Corporation | Self-aligned low-k gate cap |
| KR100617051B1 (ko) * | 2004-12-27 | 2006-08-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| US7772062B2 (en) * | 2005-02-08 | 2010-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | MOSFET having a channel mechanically stressed by an epitaxially grown, high k strain layer |
| JP4954508B2 (ja) * | 2005-08-05 | 2012-06-20 | パナソニック株式会社 | 半導体装置 |
| US7335562B2 (en) * | 2005-10-24 | 2008-02-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2007227851A (ja) * | 2006-02-27 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5167050B2 (ja) * | 2008-09-30 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法およびマスクの製造方法 |
| KR20120019917A (ko) | 2010-08-27 | 2012-03-07 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| JP5223907B2 (ja) * | 2010-11-01 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US10687193B2 (en) | 2013-09-19 | 2020-06-16 | Unaliwear, Inc. | Assist device and system |
| MX363492B (es) * | 2013-09-19 | 2019-03-26 | Unaliwear Inc | Dispositivo y sistema de ayuda. |
| US20150214331A1 (en) * | 2014-01-30 | 2015-07-30 | Globalfoundries Inc. | Replacement metal gate including dielectric gate material |
| US9190272B1 (en) | 2014-07-15 | 2015-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR102264542B1 (ko) | 2014-08-04 | 2021-06-14 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US11075313B2 (en) | 2017-06-16 | 2021-07-27 | Utica Leaseco, Llc | Optoelectronic devices manufactured using different growth substrates |
| KR102557402B1 (ko) * | 2018-10-19 | 2023-07-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| WO2021076979A1 (en) * | 2019-10-18 | 2021-04-22 | Utica Leaseco, Llc | Optoelectronic devices manufactured using different growth substrates |
| US20220140104A1 (en) * | 2020-11-04 | 2022-05-05 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor apparatus including the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1117166A (ja) * | 1997-06-23 | 1999-01-22 | Nec Corp | 半導体装置の製造方法 |
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| JP4160167B2 (ja) | 1997-06-30 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| US6232188B1 (en) * | 1997-07-31 | 2001-05-15 | Texas Instruments Incorporated | CMP-free disposable gate process |
| US6180978B1 (en) * | 1997-12-30 | 2001-01-30 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions |
| US6232641B1 (en) * | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
| JP3264264B2 (ja) * | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| US6610548B1 (en) * | 1999-03-26 | 2003-08-26 | Sony Corporation | Crystal growth method of oxide, cerium oxide, promethium oxide, multi-layered structure of oxides, manufacturing method of field effect transistor, manufacturing method of ferroelectric non-volatile memory and ferroelectric non-volatile memory |
| JP4237332B2 (ja) * | 1999-04-30 | 2009-03-11 | 株式会社東芝 | 半導体装置の製造方法 |
| US6593618B2 (en) * | 2000-11-28 | 2003-07-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device having an elevated source/drain structure |
-
1999
- 1999-06-30 JP JP18698899A patent/JP3600476B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-30 US US09/609,109 patent/US6607952B1/en not_active Expired - Fee Related
-
2003
- 2003-07-08 US US10/614,368 patent/US6812535B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001015746A (ja) | 2001-01-19 |
| US6812535B2 (en) | 2004-11-02 |
| US6607952B1 (en) | 2003-08-19 |
| US20040004234A1 (en) | 2004-01-08 |
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| A521 | Request for written amendment filed |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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