JP2000243953A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ゲート電極の配線抵抗を抑制し、素子の動作速
度の高速化を図る。 【解決手段】図２（ｇ）に示すように開口部９の底面部
に露出したシリコン基板１の表面を希弗酸を用いて疎水
性にした直後にＴａ2 Ｏ5 膜１１をペンダエトキシタン
タルを材料ガスとして用いたＣＶＤ法によって約５ｎｍ
堆積する。ここでＴａ2 Ｏ5 膜１１は底面のシリコン基
板１上だけに形成され、開口部９の側面やシリコン酸化
膜８上には形成されていない。次いで、図２（ｈ）の様
に例えば３００℃の酸素活性種を含む雰囲気中でアニー
ルを行い、シリコン表面とＴａ2 Ｏ 5 膜１１の界面に約
１ｎｍのシリコン酸化膜界面層１３を形成する。次い
で、例えば膜厚１０ｎｍ窒化チタン膜１４と膜厚３００
ｎｍのアルミニウム膜１５を堆積し、全面をＣＭＰ法で
平坦化することでゲート電極１６を埋め込み形成し、図
２（ｉ）に示す様にトランジスタ構造を形成する。
度の高速化を図る。 【解決手段】図２（ｇ）に示すように開口部９の底面部
に露出したシリコン基板１の表面を希弗酸を用いて疎水
性にした直後にＴａ2 Ｏ5 膜１１をペンダエトキシタン
タルを材料ガスとして用いたＣＶＤ法によって約５ｎｍ
堆積する。ここでＴａ2 Ｏ5 膜１１は底面のシリコン基
板１上だけに形成され、開口部９の側面やシリコン酸化
膜８上には形成されていない。次いで、図２（ｈ）の様
に例えば３００℃の酸素活性種を含む雰囲気中でアニー
ルを行い、シリコン表面とＴａ2 Ｏ 5 膜１１の界面に約
１ｎｍのシリコン酸化膜界面層１３を形成する。次い
で、例えば膜厚１０ｎｍ窒化チタン膜１４と膜厚３００
ｎｍのアルミニウム膜１５を堆積し、全面をＣＭＰ法で
平坦化することでゲート電極１６を埋め込み形成し、図
２（ｉ）に示す様にトランジスタ構造を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＩＳ型半導体装置
とその製造方法に係わり、特に埋め込み電極プロセスを
用いて形成された半導体装置及びその製造方法に関す
る。
とその製造方法に係わり、特に埋め込み電極プロセスを
用いて形成された半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＭＩＳ型トランジスタを用いた半導体集
積回路の高性能化のためゲート電極の少なくとも一部に
抵抗の低い金属材料を用いたり、ゲート絶縁膜の少なく
とも一部にＴａ2 Ｏ5 膜などの高誘電体膜を用いて実効
的なゲート絶縁膜厚を薄くする際、ソースドレイン拡散
層の活性化などの高温熱工程によるゲート電極・ゲート
絶縁膜の特性劣化を回避するため・ソースドレイン拡散
層を先に形成しゲート電極を埋め込み形成するトランジ
スタ構造とその製造方法が提案されている。
積回路の高性能化のためゲート電極の少なくとも一部に
抵抗の低い金属材料を用いたり、ゲート絶縁膜の少なく
とも一部にＴａ2 Ｏ5 膜などの高誘電体膜を用いて実効
的なゲート絶縁膜厚を薄くする際、ソースドレイン拡散
層の活性化などの高温熱工程によるゲート電極・ゲート
絶縁膜の特性劣化を回避するため・ソースドレイン拡散
層を先に形成しゲート電極を埋め込み形成するトランジ
スタ構造とその製造方法が提案されている。
【０００３】以下に図５，６を参照して、従来提案され
ている技術の一例を説明する。先ず、図５（ａ）のよう
に、トレンチ型の素子分離技術を用いて平坦に形成され
たトランジスタ形成領域のシリコン基板１の露出した表
面に厚さ５ｎｍ程度のシリコン酸化膜２を形成し、この
上にダミーゲートパターン用のアモルファスシリコン膜
３を膜厚３００ｎｍ程度堆積する。
ている技術の一例を説明する。先ず、図５（ａ）のよう
に、トレンチ型の素子分離技術を用いて平坦に形成され
たトランジスタ形成領域のシリコン基板１の露出した表
面に厚さ５ｎｍ程度のシリコン酸化膜２を形成し、この
上にダミーゲートパターン用のアモルファスシリコン膜
３を膜厚３００ｎｍ程度堆積する。
【０００４】次いで、図５（ｂ）に示すように、例えば
リソグラフィ法とＲＩＥ法などを用いてダミーゲートパ
ターン３に加工し、１０００℃，６０秒程度の熱酸化に
よりダミーゲートパターン３の表面にシリコン酸化膜４
を形成する。その後、図５（ｃ）に示す様に、ダミーゲ
ートパターン３及びシリコン酸化膜４をマスクにして、
例えば隣イオンの注入をドーズ量４×１０13ｃｍ-2程度
で行いｎ- 型ソースドレイン拡散層５を形成する。
リソグラフィ法とＲＩＥ法などを用いてダミーゲートパ
ターン３に加工し、１０００℃，６０秒程度の熱酸化に
よりダミーゲートパターン３の表面にシリコン酸化膜４
を形成する。その後、図５（ｃ）に示す様に、ダミーゲ
ートパターン３及びシリコン酸化膜４をマスクにして、
例えば隣イオンの注入をドーズ量４×１０13ｃｍ-2程度
で行いｎ- 型ソースドレイン拡散層５を形成する。
【０００５】次いで、シリコン窒化膜を全面に堆積した
後、全面エッチバックを行いダミーゲートパターン３の
側面にシリコン酸化膜４を介してシリコン窒化膜側壁６
を形成した後、例えば砒素イオンの注入をドーズ量５×
１０15ｃｍ-2程度で行いｎ+型ソースドレイン拡散層７
を形成し、図５（ｄ）に示す様に、ＬＤＤ構造を形成す
る。この後に例えば１０００℃，３０秒程度のアニール
を行って、ソースドレイン拡散層５，７の活性化を行
う。
後、全面エッチバックを行いダミーゲートパターン３の
側面にシリコン酸化膜４を介してシリコン窒化膜側壁６
を形成した後、例えば砒素イオンの注入をドーズ量５×
１０15ｃｍ-2程度で行いｎ+型ソースドレイン拡散層７
を形成し、図５（ｄ）に示す様に、ＬＤＤ構造を形成す
る。この後に例えば１０００℃，３０秒程度のアニール
を行って、ソースドレイン拡散層５，７の活性化を行
う。
【０００６】次いで、図６（ｅ）に示すように、ＣＶＤ
法を用いて全面にシリコン酸化膜８を堆積し、例えば８
００℃程度の窒素雰囲気で３０分程度の緻密化を行った
後に全面をＣＭＰにより平坦化し、ダミーゲートパター
ン３の上面を露出させる。この後、ダミーゲートパター
ン３を選択的に除去し、チャネルインプラとしてドーズ
量１×１０13ｃｍ-2程度のホウ素イオンを注入し、希フ
ッ酸溶液を用いてシリコン酸化膜２の露出した部分を除
去し、図６（ｆ）に示すように、ゲート絶縁膜・ゲート
電極を形成するための開口部９が形成される。
法を用いて全面にシリコン酸化膜８を堆積し、例えば８
００℃程度の窒素雰囲気で３０分程度の緻密化を行った
後に全面をＣＭＰにより平坦化し、ダミーゲートパター
ン３の上面を露出させる。この後、ダミーゲートパター
ン３を選択的に除去し、チャネルインプラとしてドーズ
量１×１０13ｃｍ-2程度のホウ素イオンを注入し、希フ
ッ酸溶液を用いてシリコン酸化膜２の露出した部分を除
去し、図６（ｆ）に示すように、ゲート絶縁膜・ゲート
電極を形成するための開口部９が形成される。
【０００７】次いで、図６（ｇ）に示すように、開口部
９の底面部に露出したシリコン１表面に熱酸化法をもち
いて約１ｎｍのシリコン酸化膜界面層１０を形成した後
にＴａ2 Ｏ5 膜１１をＣＶＤ法を用いて約５ｎｍ堆積す
る。ここでＴａ2 Ｏ5 膜１１は底面のシリコン酸化膜界
面層１０上だけでなく、開口部９の側面やシリコン酸化
膜８上にも形成されている。
９の底面部に露出したシリコン１表面に熱酸化法をもち
いて約１ｎｍのシリコン酸化膜界面層１０を形成した後
にＴａ2 Ｏ5 膜１１をＣＶＤ法を用いて約５ｎｍ堆積す
る。ここでＴａ2 Ｏ5 膜１１は底面のシリコン酸化膜界
面層１０上だけでなく、開口部９の側面やシリコン酸化
膜８上にも形成されている。
【０００８】次いで、酸素活性種を含む雰囲気中で改質
アニールを行った後、図６（ｈ）に示すように、例えば
膜厚１０ｎｍ窒化チタン膜１４と膜厚３００ｎｍのアル
ミニウム膜１５を堆積し、全面をＣＭＰ法で平坦化する
ことでゲート電極１６を埋め込み加工しトランジスタ構
造を形成する。この後に図示しない層間膜堆積、コンタ
クトホールの開孔、配線形成を行う。
アニールを行った後、図６（ｈ）に示すように、例えば
膜厚１０ｎｍ窒化チタン膜１４と膜厚３００ｎｍのアル
ミニウム膜１５を堆積し、全面をＣＭＰ法で平坦化する
ことでゲート電極１６を埋め込み加工しトランジスタ構
造を形成する。この後に図示しない層間膜堆積、コンタ
クトホールの開孔、配線形成を行う。
【０００９】しかし、上述したように高誘電率のＴａ2
Ｏ5 膜１１がゲート電極１６の側面にも形成されている
ため、ゲート電極１６の幅は形成した開口部９よりも細
くなり、配線としての抵抗は高いものになってしまい、
またゲート電極１６と配線との間の容量も側壁に存在す
る高誘電率のＴａ2 Ｏ5 膜１１のために大きくなってし
まうため、高速での回路動作が困難になるという問題が
あった。
Ｏ5 膜１１がゲート電極１６の側面にも形成されている
ため、ゲート電極１６の幅は形成した開口部９よりも細
くなり、配線としての抵抗は高いものになってしまい、
またゲート電極１６と配線との間の容量も側壁に存在す
る高誘電率のＴａ2 Ｏ5 膜１１のために大きくなってし
まうため、高速での回路動作が困難になるという問題が
あった。
【００１０】
【発明が解決しようとする課題】上述したように、ゲー
ト電極の側壁部に形成された高誘電率膜によって配線抵
抗が高くなり、素子の高速動作が困難になると言う問題
があった。
ト電極の側壁部に形成された高誘電率膜によって配線抵
抗が高くなり、素子の高速動作が困難になると言う問題
があった。
【００１１】本願発明の目的は、ゲート電極の配線抵抗
を抑制し、素子の動作速度の高速化を図り得る半導体装
置及びその製造方法を提供することにある。
を抑制し、素子の動作速度の高速化を図り得る半導体装
置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１３】（１）本発明（請求項１）の半導体装置
は、半導体基板上に２層以上の絶縁膜から構成されたゲ
ート絶縁膜を介して形成されたゲート電極を含むトラン
ジスタを具備してなる半導体装置において、少なくとも
前記ゲート絶縁膜を構成する絶縁膜の１層として形成さ
れ，該ゲート絶縁膜を構成する絶縁膜の中で最も誘電率
が高い高誘電率絶縁材の該ゲート絶縁膜での膜厚は、前
記ゲート電極の側壁部に形成された前記高誘電率絶縁材
の平均膜厚より厚いことを特徴とする。
は、半導体基板上に２層以上の絶縁膜から構成されたゲ
ート絶縁膜を介して形成されたゲート電極を含むトラン
ジスタを具備してなる半導体装置において、少なくとも
前記ゲート絶縁膜を構成する絶縁膜の１層として形成さ
れ，該ゲート絶縁膜を構成する絶縁膜の中で最も誘電率
が高い高誘電率絶縁材の該ゲート絶縁膜での膜厚は、前
記ゲート電極の側壁部に形成された前記高誘電率絶縁材
の平均膜厚より厚いことを特徴とする。
【００１４】（２）本発明（請求項２）の半導体装置
は、半導体基板上に２層以上の絶縁膜から構成されたゲ
ート絶縁膜を介して形成されたゲート電極を含むトラン
ジスタを具備してなる半導体装置において、前記ゲート
絶縁膜を構成する絶縁膜の１層であり、該ゲート絶縁膜
を構成する絶縁膜の中で最も誘電率が高い高誘電率絶縁
材は、前記ゲート電極の側部に形成されていないことを
特徴とする半導体装置。
は、半導体基板上に２層以上の絶縁膜から構成されたゲ
ート絶縁膜を介して形成されたゲート電極を含むトラン
ジスタを具備してなる半導体装置において、前記ゲート
絶縁膜を構成する絶縁膜の１層であり、該ゲート絶縁膜
を構成する絶縁膜の中で最も誘電率が高い高誘電率絶縁
材は、前記ゲート電極の側部に形成されていないことを
特徴とする半導体装置。
【００１５】本願発明（請求項１，２）の好ましい実施
態様を以下に示す。
態様を以下に示す。
【００１６】前記高誘電率絶縁材が、タンタル酸化膜で
ある。
ある。
【００１７】前記ゲート絶縁膜の少なくとも１層はシリ
コン酸化物を主成分とする膜であり、前記シリコン主成
分とする膜は前記高誘電率材ではない。
コン酸化物を主成分とする膜であり、前記シリコン主成
分とする膜は前記高誘電率材ではない。
【００１８】（３）本発明（請求項５）の半導体装置の
製造方法は、半導体基板上にダミーゲートパターンを形
成する工程と、前記ダミーゲートパターンをマスクにし
て不純物を前記半導体基板に注入し、ソース・ドレイン
拡散層を形成する工程と、半導体基板上に前記ダミーゲ
ートパターンを覆うように絶縁膜を堆積する工程と、前
記絶縁膜の表面を除去して、前記ダミーゲートパターン
を露出させる工程と、前記ダミーゲートパターンを選択
的に除去することによって、前記絶縁膜に開口部を形成
すると共に該開口部の底面に前記半導体基板を露出させ
る工程と、前記開口部の底面に露出する半導体基板の表
面に２層以上の絶縁膜から構成されたゲート絶縁膜を、
該ゲート絶縁膜を構成する絶縁膜の中で最も誘電率が高
い高誘電率絶縁材の該基板上の平均膜厚が該開口部の側
部の膜厚より薄くなるように形成する工程と、前記開口
部内にゲート電極を埋め込み形成する工程とを含むこと
を特徴とする。
製造方法は、半導体基板上にダミーゲートパターンを形
成する工程と、前記ダミーゲートパターンをマスクにし
て不純物を前記半導体基板に注入し、ソース・ドレイン
拡散層を形成する工程と、半導体基板上に前記ダミーゲ
ートパターンを覆うように絶縁膜を堆積する工程と、前
記絶縁膜の表面を除去して、前記ダミーゲートパターン
を露出させる工程と、前記ダミーゲートパターンを選択
的に除去することによって、前記絶縁膜に開口部を形成
すると共に該開口部の底面に前記半導体基板を露出させ
る工程と、前記開口部の底面に露出する半導体基板の表
面に２層以上の絶縁膜から構成されたゲート絶縁膜を、
該ゲート絶縁膜を構成する絶縁膜の中で最も誘電率が高
い高誘電率絶縁材の該基板上の平均膜厚が該開口部の側
部の膜厚より薄くなるように形成する工程と、前記開口
部内にゲート電極を埋め込み形成する工程とを含むこと
を特徴とする。
【００１９】（４）本発明（請求項６）の半導体装置の
製造方法は、半導体基板上にダミーゲートパターンを形
成する工程と、前記ダミーゲートパターンをマスクにし
て不純物を前記半導体基板に注入し、ソース・ドレイン
拡散層を形成する工程と、半導体基板上に前記ダミーゲ
ートパターンを覆うように絶縁膜を堆積する工程と、前
記絶縁膜の表面を除去して、前記ダミーゲートパターン
を露出させる工程と、前記ダミーゲートパターンを選択
的に除去することによって、前記絶縁膜に開口部を形成
すると共に該開口部の底面に前記半導体基板を露出させ
る工程と、前記開口部の底面に露出する半導体基板の表
面に選択的に、２層以上の絶縁膜から構成されたゲート
絶縁膜を形成する工程と、前記開口部内にゲート電極を
埋め込み形成する工程とを含むことを特徴とする。
製造方法は、半導体基板上にダミーゲートパターンを形
成する工程と、前記ダミーゲートパターンをマスクにし
て不純物を前記半導体基板に注入し、ソース・ドレイン
拡散層を形成する工程と、半導体基板上に前記ダミーゲ
ートパターンを覆うように絶縁膜を堆積する工程と、前
記絶縁膜の表面を除去して、前記ダミーゲートパターン
を露出させる工程と、前記ダミーゲートパターンを選択
的に除去することによって、前記絶縁膜に開口部を形成
すると共に該開口部の底面に前記半導体基板を露出させ
る工程と、前記開口部の底面に露出する半導体基板の表
面に選択的に、２層以上の絶縁膜から構成されたゲート
絶縁膜を形成する工程と、前記開口部内にゲート電極を
埋め込み形成する工程とを含むことを特徴とする。
【００２０】（５）本発明（請求項７）の半導体装置の
製造方法は、半導体基板上にダミーゲートパターンを形
成する工程と、前記ダミーゲートパターンをマスクにし
て不純物を前記半導体基板に注入し、ソース・ドレイン
拡散層を形成する工程と、前記絶縁膜の表面を除去し
て、前記ダミーゲートパターンを露出させる工程と、前
記半導体基板の表面を除去して、前記ダミーゲートパタ
ーンを形成する工程と、前記ダミーゲートパターンを選
択的に除去することによって、前記絶縁膜に開口部を形
成すると共に該開口部の底面に前記半導体基板を露出さ
せる工程と、前記絶縁膜上への堆積が前記半導体基板上
に対して遅延して堆積が生じる条件で、酸素を含む酸化
絶縁膜を形成する工程と、前記半導体基板を酸素雰囲気
中で加熱し、前記酸化絶縁膜と前記半導体基板との界面
に該基板の酸化膜を形成する工程と、前記開口部内にゲ
ート電極を埋め込み形成する工程とを含むことを特徴と
する。
製造方法は、半導体基板上にダミーゲートパターンを形
成する工程と、前記ダミーゲートパターンをマスクにし
て不純物を前記半導体基板に注入し、ソース・ドレイン
拡散層を形成する工程と、前記絶縁膜の表面を除去し
て、前記ダミーゲートパターンを露出させる工程と、前
記半導体基板の表面を除去して、前記ダミーゲートパタ
ーンを形成する工程と、前記ダミーゲートパターンを選
択的に除去することによって、前記絶縁膜に開口部を形
成すると共に該開口部の底面に前記半導体基板を露出さ
せる工程と、前記絶縁膜上への堆積が前記半導体基板上
に対して遅延して堆積が生じる条件で、酸素を含む酸化
絶縁膜を形成する工程と、前記半導体基板を酸素雰囲気
中で加熱し、前記酸化絶縁膜と前記半導体基板との界面
に該基板の酸化膜を形成する工程と、前記開口部内にゲ
ート電極を埋め込み形成する工程とを含むことを特徴と
する。
【００２１】本発明（請求項７）において、前記酸化絶
縁膜は、材料ガスとしてペンタエトキシタンタルを用い
た化学気相成長法により形成されたＴａ2 Ｏ5 膜である
ことが好ましい。
縁膜は、材料ガスとしてペンタエトキシタンタルを用い
た化学気相成長法により形成されたＴａ2 Ｏ5 膜である
ことが好ましい。
【００２２】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００２３】ゲート電極の側部に形成され、ゲート絶縁
膜を構成する絶縁膜の内最も誘電率が高い絶縁膜の平均
膜厚が、ゲート電極下部の絶縁膜の膜厚より薄い，又は
０であることによって、ゲート電極の低抗増加及び、配
線間容量の増加が抑制され、高速で動作させることがで
きる。
膜を構成する絶縁膜の内最も誘電率が高い絶縁膜の平均
膜厚が、ゲート電極下部の絶縁膜の膜厚より薄い，又は
０であることによって、ゲート電極の低抗増加及び、配
線間容量の増加が抑制され、高速で動作させることがで
きる。
【００２４】最も誘電率が高い絶縁膜としてタンタル酸
化膜を用いることによって、必要な容量を得るために必
要な膜厚が厚くなり、リーク電流を抑制することができ
る。
化膜を用いることによって、必要な容量を得るために必
要な膜厚が厚くなり、リーク電流を抑制することができ
る。
【００２５】また、前記最も誘電率が高い絶縁膜と前記
半導体基板との間にシリコン酸化膜を形成することによ
って、界面準位密度が低くすることができ、駆動力低下
が防げる。
半導体基板との間にシリコン酸化膜を形成することによ
って、界面準位密度が低くすることができ、駆動力低下
が防げる。
【００２６】前記開口部の底面に露出する半導体基板の
表面に２層以上の絶縁膜から構成されたゲート絶縁膜
を、最も誘電率が高い絶縁膜の該基板上の平均膜厚が該
開口部の側部の膜厚より薄くなるように形成することに
よって、ゲート電極の低抗増加及び、配線間容量の増加
が抑制され、高速で動作させることができる半導体装置
を提供することができる。
表面に２層以上の絶縁膜から構成されたゲート絶縁膜
を、最も誘電率が高い絶縁膜の該基板上の平均膜厚が該
開口部の側部の膜厚より薄くなるように形成することに
よって、ゲート電極の低抗増加及び、配線間容量の増加
が抑制され、高速で動作させることができる半導体装置
を提供することができる。
【００２７】半導体基板表面にダメージを与えずに成膜
ができるため、移動度の低下が妨げ、高速動作ができる
半導体装置が製造できる。
ができるため、移動度の低下が妨げ、高速動作ができる
半導体装置が製造できる。
【００２８】Ｔａ2 ０5 膜を材料ガスとしてペンタエト
キシタンタルを用いた化学気相成長法で形成することに
よって、低温で成膜が可能なため短チャネル効果が抑制
されつと共に、半導体基板表面にダメージを与えずに成
膜ができるため、移動度の低下が妨げ、高速動作ができ
る半導体装置が製造できる。
キシタンタルを用いた化学気相成長法で形成することに
よって、低温で成膜が可能なため短チャネル効果が抑制
されつと共に、半導体基板表面にダメージを与えずに成
膜ができるため、移動度の低下が妨げ、高速動作ができ
る半導体装置が製造できる。
【００２９】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００３０】図１，２は、本発明の一実施形態に係わる
半導体装置の製造工程を示す工程断面図である。
半導体装置の製造工程を示す工程断面図である。
【００３１】先ず、図１（ａ）に示すように、トレンチ
型の素子分離技術を用いて平坦に形成されたトランジス
タ形成領域のシリコン基板１の露出した表面に、厚さ５
ｎｍ程度のシリコン酸化膜２を形成し、この上にダミー
ゲートパターン用のアモルファスシリコン膜３を膜厚３
００ｎｍ程度堆積する。
型の素子分離技術を用いて平坦に形成されたトランジス
タ形成領域のシリコン基板１の露出した表面に、厚さ５
ｎｍ程度のシリコン酸化膜２を形成し、この上にダミー
ゲートパターン用のアモルファスシリコン膜３を膜厚３
００ｎｍ程度堆積する。
【００３２】次いで、図１（ｂ）に示すように、例えば
リソグラフィ法とＲＩＥ法などを組み合わせてアモルフ
ァスシリコン膜３をパターニングしてゲート形成領域に
ダミーゲートパターン３を形成した後、１０００℃、６
０秒程度の熱酸化によりダミーゲートパターン３の表面
にシリコン酸化膜４を形成する。
リソグラフィ法とＲＩＥ法などを組み合わせてアモルフ
ァスシリコン膜３をパターニングしてゲート形成領域に
ダミーゲートパターン３を形成した後、１０００℃、６
０秒程度の熱酸化によりダミーゲートパターン３の表面
にシリコン酸化膜４を形成する。
【００３３】次いで、図１（ｃ）に示すように、ダミー
ゲートパターン３及びシリコン酸化膜４をマスクにし
て、例えば隣イオンをドーズ量４×１０13ｃｍ-2程度で
注入しｎ- 型ソース・ドレイン拡散層５を形成する。
ゲートパターン３及びシリコン酸化膜４をマスクにし
て、例えば隣イオンをドーズ量４×１０13ｃｍ-2程度で
注入しｎ- 型ソース・ドレイン拡散層５を形成する。
【００３４】次いで、シリコン窒化膜を全面に堆積した
後、全面エッチバックを行いダミーゲートパターン３の
側面にシリコン酸化膜４を介して、シリコン窒化膜側壁
６を形成した後、例えば砒素イオンの注入をドーズ量５
×１０15ｃｍ-2程度行いｎ+型ソースドレイン拡散層７
を形成し、図１（ｄ）に示すＬＤＤ構造を形成する。
後、全面エッチバックを行いダミーゲートパターン３の
側面にシリコン酸化膜４を介して、シリコン窒化膜側壁
６を形成した後、例えば砒素イオンの注入をドーズ量５
×１０15ｃｍ-2程度行いｎ+型ソースドレイン拡散層７
を形成し、図１（ｄ）に示すＬＤＤ構造を形成する。
【００３５】この後に例えば１０００℃、３０秒程度の
アニールを行ってソース・ドレイン拡散層５，７の活性
化を行う。次いで、図１（ｅ）に示すように、全面にシ
リコン酸化膜８をＣＶＤ法を用いて堆積し、例えば８０
０℃程度の窒素雰囲気で３０分程度の緻密化を行った後
にシリコン酸化膜８の表面をＣＭＰにより平坦化し、ダ
ミーゲートパターン３の上面を露出させる。
アニールを行ってソース・ドレイン拡散層５，７の活性
化を行う。次いで、図１（ｅ）に示すように、全面にシ
リコン酸化膜８をＣＶＤ法を用いて堆積し、例えば８０
０℃程度の窒素雰囲気で３０分程度の緻密化を行った後
にシリコン酸化膜８の表面をＣＭＰにより平坦化し、ダ
ミーゲートパターン３の上面を露出させる。
【００３６】次いで、図１（ｆ）に示すように、ダミー
ゲートパターン３を選択的に除去することによって、ゲ
ート絶縁膜・ゲート電極が形成されるための開口部９を
形成する。続いて、チャネルインプラとしてドーズ量１
×１０13ｃｍ-2程度でホウ素イオンを注入する。そし
て、希弗酸溶液を用いて露出したシリコン酸化膜２を除
去し、開口部９の底面にシリコン基板１を露出させる。
ゲートパターン３を選択的に除去することによって、ゲ
ート絶縁膜・ゲート電極が形成されるための開口部９を
形成する。続いて、チャネルインプラとしてドーズ量１
×１０13ｃｍ-2程度でホウ素イオンを注入する。そし
て、希弗酸溶液を用いて露出したシリコン酸化膜２を除
去し、開口部９の底面にシリコン基板１を露出させる。
【００３７】次いで、図２（ｇ）に示すように開口部９
の底面部に露出したシリコン基板１の表面を希弗酸を用
いて疎水性にした直後に、ペンタエトキシタンタルを材
料ガスとして用いたＣＶＤ法によってＴａ2 Ｏ5 膜１１
を約５ｎｍ堆積する。ここでＴａ2 Ｏ5 膜１１は、底面
のシリコン基板１上だけに形成され、開口部９の側面や
シリコン酸化膜８上には形成されない。
の底面部に露出したシリコン基板１の表面を希弗酸を用
いて疎水性にした直後に、ペンタエトキシタンタルを材
料ガスとして用いたＣＶＤ法によってＴａ2 Ｏ5 膜１１
を約５ｎｍ堆積する。ここでＴａ2 Ｏ5 膜１１は、底面
のシリコン基板１上だけに形成され、開口部９の側面や
シリコン酸化膜８上には形成されない。
【００３８】次いで、図２（ｈ）の様に例えば３００℃
の酸素活性種を含む雰囲気中でアニールを行い、シリコ
ン表面とＴａ2 Ｏ5 膜１１の界面に約１ｎｍのシリコン
酸化膜界面層１３を形成する。
の酸素活性種を含む雰囲気中でアニールを行い、シリコ
ン表面とＴａ2 Ｏ5 膜１１の界面に約１ｎｍのシリコン
酸化膜界面層１３を形成する。
【００３９】次いで、例えば膜厚１０ｎｍ窒化チタン膜
１４と膜厚３００ｎｍのアルミニウム膜１５を堆積し、
全面をＣＭＰ法で平坦化することでゲート電極１６を埋
め込み形成し、図２（ｉ）に示す様にトランジスタ構造
を形成する。この後、図示しない層間膜堆積、コンタク
トホールの開孔、配線形成を行う。
１４と膜厚３００ｎｍのアルミニウム膜１５を堆積し、
全面をＣＭＰ法で平坦化することでゲート電極１６を埋
め込み形成し、図２（ｉ）に示す様にトランジスタ構造
を形成する。この後、図示しない層間膜堆積、コンタク
トホールの開孔、配線形成を行う。
【００４０】成就した工程で、Ｔａ2 Ｏ5 膜１１が底面
のシリコン基板１上だけに形成され、開口部９の側面や
シリコン酸化膜８上には形成されていないのは以下の理
由による。
のシリコン基板１上だけに形成され、開口部９の側面や
シリコン酸化膜８上には形成されていないのは以下の理
由による。
【００４１】図３はペンダエトキシタンタルを材料ガス
として用いたＣＶＤ法によるＴａ2Ｏ5 膜の堆積レート
を示す特性図である。図３において、試料（ａ）は希弗
酸処理を行ったシリコン基板上に堆積したもの、試料
（ｂ）はシリコン窒化膜上に堆積したもの、試料（ｃ）
はシリコン熱酸化膜上に堆積したもののデータである。
として用いたＣＶＤ法によるＴａ2Ｏ5 膜の堆積レート
を示す特性図である。図３において、試料（ａ）は希弗
酸処理を行ったシリコン基板上に堆積したもの、試料
（ｂ）はシリコン窒化膜上に堆積したもの、試料（ｃ）
はシリコン熱酸化膜上に堆積したもののデータである。
【００４２】Ｔａ2 Ｏ5 膜は希弗酸を用いて疎水性にし
たシリコン表面には遅延時間がなく一定のレートで成膜
されるが（試料（ａ））、シリコン窒化膜やシリコン酸
化膜上には有限の堆積遅延時間が存在する（試料
（ｂ），（ｃ））。
たシリコン表面には遅延時間がなく一定のレートで成膜
されるが（試料（ａ））、シリコン窒化膜やシリコン酸
化膜上には有限の堆積遅延時間が存在する（試料
（ｂ），（ｃ））。
【００４３】従って、１４０秒間の堆積時間でＴａ2 Ｏ
5 膜はシリコン基板上に５ｎｍ形成されるが、シリコン
酸化膜上にはまだ遅延時間中でＴａ2 Ｏ5 膜の成膜がな
されていない。なお、図３において、希弗酸処理をした
シリコン基板上に堆積したＴａ2 Ｏ5 膜の試料（ａ）の
ｙ切片が０でないのは、成膜中に約１ｎｍのＳｉＯ2が
形成されているためと考えられる。
5 膜はシリコン基板上に５ｎｍ形成されるが、シリコン
酸化膜上にはまだ遅延時間中でＴａ2 Ｏ5 膜の成膜がな
されていない。なお、図３において、希弗酸処理をした
シリコン基板上に堆積したＴａ2 Ｏ5 膜の試料（ａ）の
ｙ切片が０でないのは、成膜中に約１ｎｍのＳｉＯ2が
形成されているためと考えられる。
【００４４】また、図４に図３に示した試料の表面荒さ
を示す。図４において、試料（ａ）は希弗酸処理を行っ
たシリコン基板上に堆積した試料、試料（ｂ）はシリコ
ン窒化膜状に堆積した試料、試料（ｃ）はシリコン熱酸
化膜上に堆積した試料の表面荒さである。図４に示した
表面荒さは、膜厚約１０ｎｍのＴａ2 Ｏ5 膜の表面をＡ
ＦＭ（Atomic Force Microscopy ）で観察した結果であ
る。
を示す。図４において、試料（ａ）は希弗酸処理を行っ
たシリコン基板上に堆積した試料、試料（ｂ）はシリコ
ン窒化膜状に堆積した試料、試料（ｃ）はシリコン熱酸
化膜上に堆積した試料の表面荒さである。図４に示した
表面荒さは、膜厚約１０ｎｍのＴａ2 Ｏ5 膜の表面をＡ
ＦＭ（Atomic Force Microscopy ）で観察した結果であ
る。
【００４５】図４に示すように、希弗酸処理を行ったシ
リコン基板表面に堆積したＴａ2 Ｏ 5 膜（試料（ａ））
の表面が平坦になっていることが分かる。表面が平坦に
なっていることにより、ＭＯＳＦＥＴのゲート電極と基
板との間のリーク電流が抑制され、素子の不良を減少さ
せることができる。
リコン基板表面に堆積したＴａ2 Ｏ 5 膜（試料（ａ））
の表面が平坦になっていることが分かる。表面が平坦に
なっていることにより、ＭＯＳＦＥＴのゲート電極と基
板との間のリーク電流が抑制され、素子の不良を減少さ
せることができる。
【００４６】上記のような構成により図２（ｉ）に示す
ようにゲート電極の下部にのみ高誘電率のＴａ2 Ｏ5 膜
が存在するトランジスタ構造が実現し、ゲート電極低抗
の増加や配線間容量の増加が抑制することができ、回路
の高速動作が実現した。
ようにゲート電極の下部にのみ高誘電率のＴａ2 Ｏ5 膜
が存在するトランジスタ構造が実現し、ゲート電極低抗
の増加や配線間容量の増加が抑制することができ、回路
の高速動作が実現した。
【００４７】上記実施形態では開口部９の底面部がシリ
コン表面、開口部９の側面がシリコン酸化膜という状態
で底面部に５ｎｍ、側面には無いという構成を実現して
いるが、例えば底面がシリコン窒化膜、側面がシリコン
酸化膜、底面に形成するＴａ 2 Ｏ5 膜厚が６ｎｍ、側面
が１ｎｍという構成でも本発明の目的を達成することが
できる。
コン表面、開口部９の側面がシリコン酸化膜という状態
で底面部に５ｎｍ、側面には無いという構成を実現して
いるが、例えば底面がシリコン窒化膜、側面がシリコン
酸化膜、底面に形成するＴａ 2 Ｏ5 膜厚が６ｎｍ、側面
が１ｎｍという構成でも本発明の目的を達成することが
できる。
【００４８】また、上記実施例では高誘電体膜としてＴ
ａ2 Ｏ5 膜を例に述べたが、本発明はチタン酸化膜、ハ
フニウム酸化膜、ニオブ酸化膜、バリウム・ストロンチ
ウム・チタン酸化膜（（Ｂａ，Ｓｒ）ＴｉＯ3 ）などの
高誘電体膜を用いる場合にも適用することができる。
ａ2 Ｏ5 膜を例に述べたが、本発明はチタン酸化膜、ハ
フニウム酸化膜、ニオブ酸化膜、バリウム・ストロンチ
ウム・チタン酸化膜（（Ｂａ，Ｓｒ）ＴｉＯ3 ）などの
高誘電体膜を用いる場合にも適用することができる。
【００４９】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【００５０】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極の側部に形成され、ゲート絶縁膜を構成する絶
縁膜の内最も誘電率が高い絶縁膜の平均膜厚が、ゲート
電極下部のより薄い，又は０であることによって、ゲー
ト電極の低抗増加及び、配線間容量の増加が抑制され、
高速で動作させることができる。
ート電極の側部に形成され、ゲート絶縁膜を構成する絶
縁膜の内最も誘電率が高い絶縁膜の平均膜厚が、ゲート
電極下部のより薄い，又は０であることによって、ゲー
ト電極の低抗増加及び、配線間容量の増加が抑制され、
高速で動作させることができる。
【図１】本願発明の一実施形態に係わる半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２】本願発明の一実施形態に係わる半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３】ペンダエトキシタンタルを材料ガスとして用い
たＣＶＤ法によるＴａ2 Ｏ5 膜の堆積レートを示す特性
図。
たＣＶＤ法によるＴａ2 Ｏ5 膜の堆積レートを示す特性
図。
【図４】ペンダエトキシタンタルを材料ガスとして用い
たＣＶＤ法によるＴａ2 Ｏ5 膜の表面荒さを示す図。
たＣＶＤ法によるＴａ2 Ｏ5 膜の表面荒さを示す図。
【図５】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図６】従来の半導体装置の製造工程を示す工程断面
図。
図。
１…シリコン基板 ２…シリコン酸化膜 ３…アモルファスシリコン膜，ダミーゲートパターン ４…シリコン酸化膜 ５…ｎ- 型ソース・ドレイン拡散層 ６…シリコン窒化膜側壁 ７…ｎ+ 型ソースドレイン拡散層 ８…シリコン酸化膜 ９…開口部 １０…シリコン酸化膜界面層 １１…Ｔａ2 Ｏ5膜 １３…シリコン酸化膜界面層 １４…窒化チタン膜 １５…アルミニウム膜 １６…ゲート電極
Claims (8)
- 【請求項１】半導体基板上に２層以上の絶縁膜から構成
されたゲート絶縁膜を介して形成されたゲート電極を含
むトランジスタを具備してなる半導体装置において、 少なくとも前記ゲート絶縁膜を構成する絶縁膜の１層と
して形成され，該ゲート絶縁膜を構成する絶縁膜の中で
最も誘電率が高い高誘電率絶縁材の該ゲート絶縁膜での
膜厚は、前記ゲート電極の側壁部に形成された前記高誘
電率絶縁材の平均膜厚より厚いことを特徴とする半導体
装置。 - 【請求項２】半導体基板上に２層以上の絶縁膜から構成
されたゲート絶縁膜を介して形成されたゲート電極を含
むトランジスタを具備してなる半導体装置において、 前記ゲート絶縁膜を構成する絶縁膜の１層であり、該ゲ
ート絶縁膜を構成する絶縁膜の中で最も誘電率が高い高
誘電率絶縁材は、前記ゲート電極の側部に形成されてい
ないことを特徴とする半導体装置。 - 【請求項３】前記高誘電率絶縁材が、タンタル酸化膜で
あることを特徴とする請求項１又は２に記載の半導体装
置。 - 【請求項４】前記ゲート絶縁膜部での前記高誘電率絶縁
材と前記半導体基板との間にシリコン酸化膜が形成され
ていることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項５】半導体基板上にダミーゲートパターンを形
成する工程と、 前記ダミーゲートパターンをマスクにして不純物を前記
半導体基板に注入し、ソース・ドレイン拡散層を形成す
る工程と、 半導体基板上に前記ダミーゲートパターンを覆うように
絶縁膜を堆積する工程と、 前記絶縁膜の表面を除去して、前記ダミーゲートパター
ンを露出させる工程と、 前記ダミーゲートパターンを選択的に除去することによ
って、前記絶縁膜に開口部を形成すると共に該開口部の
底面に前記半導体基板を露出させる工程と、 前記開口部の底面に露出する半導体基板の表面に２層以
上の絶縁膜から構成されたゲート絶縁膜を、該ゲート絶
縁膜を構成する絶縁膜の中で最も誘電率が高い高誘電率
絶縁材の該基板上の平均膜厚が該開口部の側部の膜厚よ
り薄くなるように形成する工程と、 前記開口部内にゲート電極を埋め込み形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項６】半導体基板上にダミーゲートパターンを形
成する工程と、 前記ダミーゲートパターンをマスクにして不純物を前記
半導体基板に注入し、ソース・ドレイン拡散層を形成す
る工程と、 半導体基板上に前記ダミーゲートパターンを覆うように
絶縁膜を堆積する工程と、 前記絶縁膜の表面を除去して、前記ダミーゲートパター
ンを露出させる工程と、 前記ダミーゲートパターンを選択的に除去することによ
って、前記絶縁膜に開口部を形成すると共に該開口部の
底面に前記半導体基板を露出させる工程と、 前記開口部の底面に露出する半導体基板の表面に選択的
に、２層以上の絶縁膜から構成されたゲート絶縁膜を形
成する工程と、 前記開口部内にゲート電極を埋め込み形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項７】半導体基板上にダミーゲートパターンを形
成する工程と、 前記ダミーゲートパターンをマスクにして不純物を前記
半導体基板に注入し、ソース・ドレイン拡散層を形成す
る工程と、 半導体基板上に前記ダミーゲートパターンを覆うように
絶縁膜を堆積する工程と、 前記絶縁膜の表面を除去して、前記ダミーゲートパター
ンを露出させる工程と、 前記ダミーゲートパターンを選択的に除去することによ
って、前記絶縁膜に開口部を形成すると共に該開口部の
底面に前記半導体基板を露出させる工程と、 前記絶縁膜上への堆積が前記半導体基板上に対して遅延
して堆積が生じる条件で、酸素を含む酸化絶縁膜を形成
する工程と、 前記半導体基板を酸素雰囲気中で加熱し、前記酸化絶縁
膜と前記半導体基板との界面に該基板の酸化膜を形成す
る工程と、 前記開口部内にゲート電極を埋め込み形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項８】前記酸化絶縁膜は、材料ガスとしてペンタ
エトキシタンタルを用いた化学気相成長法により形成さ
れたＴａ2 Ｏ5 膜であることを特徴とする請求項７に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042736A JP2000243953A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11042736A JP2000243953A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243953A true JP2000243953A (ja) | 2000-09-08 |
Family
ID=12644328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11042736A Pending JP2000243953A (ja) | 1999-02-22 | 1999-02-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243953A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398035B1 (ko) * | 2000-12-29 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| WO2004084311A1 (en) * | 2003-03-18 | 2004-09-30 | Intel Corporation | A method for making a semiconductor device having a high-k gate dielectric |
| US7335562B2 (en) | 2005-10-24 | 2008-02-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| WO2014039166A1 (en) * | 2012-09-10 | 2014-03-13 | International Business Machines Corporation | Self-aligned contacts |
| US9324716B2 (en) | 2012-05-11 | 2016-04-26 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
-
1999
- 1999-02-22 JP JP11042736A patent/JP2000243953A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398035B1 (ko) * | 2000-12-29 | 2003-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| WO2004084311A1 (en) * | 2003-03-18 | 2004-09-30 | Intel Corporation | A method for making a semiconductor device having a high-k gate dielectric |
| US7335562B2 (en) | 2005-10-24 | 2008-02-26 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US7608498B2 (en) | 2005-10-24 | 2009-10-27 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US7883974B2 (en) | 2005-10-24 | 2011-02-08 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US9324716B2 (en) | 2012-05-11 | 2016-04-26 | Samsung Electronics Co., Ltd. | Semiconductor device and fabricating method thereof |
| US9627380B2 (en) | 2012-05-11 | 2017-04-18 | Samsung Electronics Co., Ltd. | Semiconductor devices having work function adjusting films with chamfered top surfaces |
| US9721952B2 (en) | 2012-05-11 | 2017-08-01 | Samsung Electronics Co., Ltd. | Semiconductor devices having gate patterns in trenches with widened openings |
| WO2014039166A1 (en) * | 2012-09-10 | 2014-03-13 | International Business Machines Corporation | Self-aligned contacts |
| US8853076B2 (en) | 2012-09-10 | 2014-10-07 | International Business Machines Corporation | Self-aligned contacts |
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