JPH03147327A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 溝（トレンチ）構造を有する半導体基板あるいは絶縁性
基板上に形成されたメサ状の半導体層を用いて成る半導
体装置に関し。

溝内に形成された導電性物質層と該半導体基板間、ある
いは、メサ状半導体層とその端部を横切って延在する導
電性物質層間の絶縁性を向上することを目的とし。

半導体から成る基板の一表面をエツチングして溝を形成
し、該溝内に表出する該半導体を覆う多結晶もしくは非
晶質の半導体層を形成し、該多結晶もしくは非晶質の半
導体層の表面を酸化して絶縁膜を形成する諸工程、また
は、基板上に堆積された半導体から成るメサの側壁を覆
う多結晶もしくは非晶質の半導体層を形成し、該メサの
上表面および該多結晶もしくは非晶質半導体層の表面を
酸化して絶縁層を形成し、該絶縁層上に該メサ上へ延在
する導電性物質層を形成する諸工程を含むように構成す
る。

〔産業上の利用分野〕

本発明は、半導体基板に溝（トレンチ）構造の素子分離
手段あるいは記憶容量が形成されて成る半導体装置、ま
たは、絶縁性基板上に形成されたメサ状の半導体層を用
いて成る半導体装置に係り。

とくに、溝内を埋め込む導電性物質層と半導体基板間、
あるいは、メサ状半導体層とその端部を横切って延在す
る導電物質層間の絶縁耐圧を向上する方法に関する。

［従来の技術］ 高集積半導体回路において、半導体基板に溝を設けて素
子分離を行ったり記憶容量を形成することにより、素子
骨＃領域や容量形成領域の占有面積を低減する方法が用
いられている。前者はいわゆるトレンチ・アイソレーシ
ョン（第４図（ａ））であり、後者はいわゆるトレンチ
・キャパシタ（第４図（ｂ））である。

これらは１通常、シリコンウェハ等の基板１０をエツチ
ングして、素子形成領域の周囲あるいは記憶容量を配置
する領域に溝を形成し、この溝内に表出する基板表面を
酸化して絶縁膜１１を形成したのち、溝内に不純物ドー
プした多結晶シリコン等を埋め込んで電極１２を形成し
た構造を有している。

すなわち、第４図（ａ）は１周囲に設けられた溝により
分離されたメサ状の領域に？ＩＯ３）ランジスタが形成
された例を示し、溝内を埋め込む電極１２は絶縁膜１１
によって周囲と絶縁された状態になっている。また、第
４図（ｂ）における埋め込み電極１２゜は基板１０に形
成されている拡散層１４と絶縁膜１１とともに容量を構
成し、拡散層１４に接続されたドレイン１５を有する制
御用ＭＯ５）ランジスタと前記容量とが記憶セルを構成
する。

〔発明が解決しようとする課題〕

しかしながら、従来、基板１０と電極１２との間に絶縁
破壊が生じやすい。この絶縁破壊は、溝の開口部近傍お
よび溝の側壁と底面との境界近傍に主として発生する。

この原因として、第１に、開口部においては基板１０が
尖った形状を有しているために電界が強くなること、第
２に、溝の側壁と底面との境界近傍における絶縁膜１１
の厚さが、他の部分に比べて小さいことが挙げられる。

ところで、上記のような溝は１通常、　ＣＣｌ４　（四
塩化炭素）をエツチングガスとする異方性のドライエツ
チングにより形成される。その結果、溝の内壁と底面お
よび基板表面とがほぼ垂直に交差する構造になっている
。すなわち、開口部周辺においては基板１０が尖った形
状となる理由である。

一方、溝の側壁と底面の境界近傍において絶縁膜１１の
厚さが小さくなる理由は次のように考えられている。す
なわち、溝内の側壁および底面を酸化してＳｉｎ、絶縁
膜１１を形成する場合、　５ｉＯｚの生成による体積膨
張があるため、前記側壁と底面の境界近傍においては、
基板１０のシリコンが圧縮応力を受けた状態となる。そ
の結果、基板１０内部への酸素の拡散が阻害され、酸化
膜の生成が遅くなる。

第５図は、トレンチ・キャパシタの断面を示すＳＥＭ（
走査型電子顕微鏡）像の模式図であって、溝内の側壁と
底面の境界近傍において絶縁膜１１が薄くなっている様
子を示している。

上記第１の原因による絶縁破壊は、絶縁性基板上に形成
されたメサ状の半導体層を用いる。いわゆる５ｏｌ（Ｓ
ｉｌｉｃｏｎ　ｏｎ　Ｉｒ１ｓｕｌａｔｏｒ）構造の半
導体装置においても解決すべき重要な問題とされている
。

すなわち９例えばメサ状の半導体層表面を酸化してゲー
ト絶縁膜が形成され、この上にゲート電極が形成される
。このゲート電極は、絶縁性基板上からメサ上へ延在す
るように形成される。この構造において、メサ状半導体
層のエツジ部において。

上記溝の開口部における絶縁破壊と同様の理由により、
ゲート絶縁膜の絶縁破壊が生じやすい。

従来、上記の問題に対して、　１１００°Ｃ程度の高温
度で熱酸化を行うことにより、酸素の拡散を促進する方
法が採られていたが、最近の高密度集積回路においては
、不純物の再拡散を避けるために工程の低温化が必要と
されるようになりつつある。

したがって、上記のような高温酸化法は、高密度集積回
路に対して適用できない。

本発明は、上記のような理由による溝の開口部および側
壁と底面との境界部分を緩やかな表面形状にすることに
より、上記第１の原因である強電界の発生を回避し、か
つ、上記第２の原因である絶縁膜１１の厚さの不均一性
を排除し、これらによって絶縁膜１１の絶縁耐圧を向上
可能とすることを目的とする。

〔課題を解決するための手段〕

上記目的は、半導体から成る基板の一表面をエツチング
して溝を形成する工程と、咳溝内に表出する該半導体を
覆う多結晶もしくは非晶質の半導体層を形成する工程と
、咳多結晶もし７くは非晶質の半導体層の表面を酸化し
て絶縁膜を形成する工程とを含むことを特徴とする本発
明に係る半導体装置の製造方法、または、基板上に堆積
された半導体から成るメサの側壁を覆う多結晶もしくは
非晶質の半導体層を形成する工程と１該メサの」二表面
および該多結晶もしくは非晶質半導体層の表面を酸化し
て絶縁層を形成する工程と、該絶縁層上に該メサ上へ延
在する導電性物質層を形成する工程とを含むことを特徴
とする本発明に係る半導体装置の製造方法によって達成
される。

〔作　用〕

溝が設けられた半導体基板あるいは絶縁性基板上に形成
されたメサ状半導体層のような凸状または凹状の角を有
する半導体表面に９例えばＣＶＤ　（化学気相成長）法
を用いて多結晶もしくはＪト品質のシリコン層を堆積す
る。その結果、溝の開口部周辺あるいはメサ状半導体層
の角および溝の側壁と底面の境界部分には、緩やかに変
化する表面形状を有する多結晶シリコン層が形成される
。すなわち、溝の開口部における半導体基板あるいはメ
サ状半導体層の角および溝の側壁と底面の境界における
の曲率が小さくなる。

この多結晶もしくは非晶質のシリコン層の表面を酸化す
れば、均一な厚さを有する絶縁膜が形成され、この絶縁
膜上に電極となる導電性物質層を形成することにより、
上記従来の問題点である高電界の発生および熱酸化膜の
厚さ不足等が回避され、絶縁耐圧の向上が可能となる。

［実施例］ 以下本発明の実施例を図面を参照して説明する。

第１図は本発明の第１の実施例説明図であって。

本発明をトレンチ・キャパシタの形成に適用する場合で
ある。

通常の工程と同様に１　レジストを塗布し、これを露光
・現像してキャパシタ形成右頁域に対応する。

例えば−辺の長さが１μｍの正方形の開口を設ける。こ
のレジストをマスクとして、開口内に表出するシリコン
基手反１を１例えばＣＣｌ４をエツチングガスとする周
知のＲＩＥ（反応性イオンエツチング）によりエツチン
グし、深さ５μｍの溝を形成する。

」−記しシストマスクを残したまま、溝内の側壁および
底面に＾Ｓ（砒素）をドーズ量２　ＸＩＯ”ｃａ＋−”
でイオン注入して拡散１１１ｉ３を形成する。

レジストマスクを除去し、シリコン基板１表面をｌ（Ｆ
　（弗酸）系のエツチング液で軽くエツチングして清浄
化したのち９周知の減圧ＣＶＤ法により厚さ２０００人
の非晶質シリコン層４を堆積する。このときのシリコン
基板１の温度は１例えば５５０°Ｃとする。なお、非晶
質シリコン層４に代えて多結晶シリコンを堆積してもよ
いが、非晶質シリコンの方が平滑な表面を持った層が得
られ、後に形成される酸化膜が一様かつ均一な厚さにな
るので好ましい。

周知のりソゲラフ技術により、非晶質シリコン層４をキ
ャパシタ電極の形状にパターンニングする。図にはパタ
ーンニングされた非晶質シリコンＮ４が示されている。

ＩＰ系のエツチング液により非晶質９９３７１４表面を
軽くエツチングして清浄化したのち、ＨＣＩ（塩酸）と
０２との混合ガスを用いる周知の熱酸化法により、非晶
質９９３７１４表面に厚さ２００人の５ｉ０２絶縁膜４
１を形成する。このときのシリコン基板１の温度は１例
えば９５０°Ｃとする。なお、　５ｉｆｔ絶縁膜４１の
形成に引き続いて。

この上にＣＶＤ法により５ｉＪｉ膜を堆積し、二層構造
の絶縁膜としてもよい。

上記ののち１基板１上全面に眉間絶縁層２を形成したの
ち、これを選択的にエツチングし、前記溝を表出する開
口を設ける。そして、シリコン基Ｆｉｌ上全面に、セル
プレートとなる導電性物質層として９例えば、　Ａｓを
ドープされた厚さ約４０００人の多結晶シリコン層５を
周知のＣＶＤ法により堆積して本発明のトレンチ・キャ
パシタが形成される。

第１図の構造のトレンチ・キャパシタにおいてシリコン
基板１に形成された溝の開口部における凸部および溝の
側壁と底面の交差する凹部は、非晶質シリコン層４の緩
やかに変化する表面により覆われ、この表面に沿って均
一な厚さの５ｉＯ１絶縁膜４１が形成されている。その
結果、前記凸部における高電界および凹部における絶縁
膜厚の不足等に起因する従来の問題点が解決可能となる
。

なお１　トレンチ・キャパシタのシリコン基板１側に結
晶欠陥を多く含んだ非晶質シリコン層４が残っていると
、キャパシタのリーク電流の原因となるので、非晶質シ
リコン層４を堆積後に、これにシリコンをイオン注入し
、シリコン基板１と非晶質シリコン層４間の自然酸化膜
を破壊したのちに、　Ｓｉ０ｇ絶縁膜４１を形成し９例
えば９００’Ｃ程度でシリコン基板１をアニールし、非
晶質シリコン層４をシリコン基板１からのエピタキシャ
ル成長により単結晶化することも有効である。

第２図は本発明の第２の実施例説明図であってＳｏｌ構
造の１１０Ｓ　　トランジスタの形成に本発明を適用す
る場合である。

例えば９通常のｓｏｘ　ｇ造と同様にして、厚さ１μ−
のＳｕｎ、膜６を有するシリコン基板１上に、単結晶シ
リコン層を形成し、これをＨＣＩとＯ７の混合ガスを用
いる周知のＨＣＩ酸化法により、９５０°Ｃで熱処理し
て、その表面に２００人の酸化膜を形成したのち、この
酸化膜と前記単結晶処理層を選択ＳｉＯ２して、上面が
酸化膜１３によって覆われたメサ７を形成する。（第２
図（ａ）） 次いで、シリコン基板１上全面に１周知のＣＶＤ法によ
り、厚さ５００人の非晶質シリコン層４を堆積する。非
晶質シリコン層４の代わりに多結晶シリコンを堆積して
もよいが、前述の通り、非晶質シリコン層を用いるほう
が有利である。（第２図（１））） シリコン基板１表面に垂直方向から、異方性ドライエツ
チングを施し、非晶質シリコン層４を選択的にエツチン
グする。メサ７を構成する単結晶シリコンと非晶質シリ
コンＮ４との選択性は、メサ７上の酸化膜１３がストッ
パとなることによって得られる。この異方性ドライエツ
チングにより。

メサ７の周囲には、非晶質シリコン層４の一部が残留し
て成る側壁４２が形成される。そののち、弗酸（）ＩＦ
）処理によりメサ７上の酸化膜１３を除去する（第２図
（Ｃ）） 次いで１例えば周知のＨＣＩ酸化法を用いて、メサ７お
よび側壁４２の表面を熱酸化し＋　ＳｉＯ□から成る絶
縁膜８を形成する。単結晶シリコンに比べて多結晶また
は非晶質シリコンの酸化速度が高いので、絶縁Ｍ８はメ
サ７上に比べて側壁４２上で厚くなる。（第２図（ｄ）
） 次いで９例えば周知のＣＶＤ法により、シリコン基板１
上に厚さ４０００人の多結晶シリコンを堆積し。

これをパターンニングしてゲート電極９を形成する。ゲ
ート電極９は、メサ７の周囲のＳｉＯ□膜６上からメサ
７上に延在する構造を有する。（第２図（ｅ）） 上記ののち、ゲート電極９をマスクとして、メサ７を構
成する単結晶シリコンに不純物をイオン注入してソース
／ドレイン（図示省略）を形成し本発明によるＳＯＩ構
造のＭＯＳ　）ランジスタが完成される。

上記構造において、メサ７の凸状エツジ部は。

側壁４２の緩やかに変化する表面により覆われ、この表
面に沿って均一な厚さのＳｉＯ□絶縁膜８が形成されて
いる。その結果、エツジ部における高電界に起因する従
来の問題点が解決可能となる。

第３図は本発明の第３の実施例説明図であって。

ＳＯＩ構造を用いて成る高耐圧ＭＯ３）ランジスタの形
成に本発明を適用する場合である。

通常のＳＯ■構造と同様にしてＳｉＯ□膜６上に単結晶
シリコンから成るメサ７が形成されたシリコン基板１上
に１例えばＣＶＤ法を用いて、厚さ１０００人の非晶質
シリコン層４を堆積する。本実施例においても非晶質シ
リコン層４の代わりに多結晶シリコンを堆積してもよい
が、非晶質シリコン層を用いる利点は前述の通りである
。（第３図（ａ））次いで１例えば周知のＨＣＩ酸化法
を用いて、非晶質シリコン層４を熱酸化する。ただし９
本実施例においては、少なくともメサ７上の非晶質シリ
コン層４が完全に酸化されてしまうまで行う。これによ
り、メサ７上には、厚さ２０００人の５ｉＯ１から成る
厚い絶縁膜４３が形成される。（第３図［有］））上記
熱酸化工程において、メサ７の表面が熱酸化されても差
支えない。また、メサ７の周囲に。

未酸化の非晶質シリコン層４が残る場合があるがさらに
周囲の非晶質シリコン層４が完全に酸化されているので
、素子分離について問題はない。

次いで１例えば周知のＣＶＤ法により、絶縁膜４３上に
厚さ４０００人の多結晶シリコンを堆積したのち。

これをパターンニングしてゲート電極９を形成する。ゲ
ート電極９は、　ＳｉＯ２膜６上からメサ７上に延在す
る構造を有する。（第３図（Ｃ））上記ののち、ゲート
電極９をマスクとして、メサ７を構成する単結晶シリコ
ンに不純物をイオン注入してソース／ドレイン（図示省
略）を形成する。これにより、絶縁膜４３をゲート絶縁
膜とするＳｏｌ構造の高耐圧ＭＯ５トランジスタが完成
される。

上記構造において、メサ７の凸状エツジ部は非晶質シリ
コン層４とともに熱酸化され、緩やかに変化する表面を
有するようになり、その結果、凸状エツジ部における高
電界に起因する従来の問題点が解決可能となる。

〔発明の効果］ 本発明によれば、トレンチ・アイソレーションやトレン
チ・キャパシタにおける絶縁膜の耐圧。

あるいは、　ｓｏｎ構造における単結晶半導体メサとゲ
ート電極間の絶縁耐圧を向上かつ安定にすることができ
、これらの構造を有する半導体装置の信転性および製造
歩留りを向上可能とする効果がある。

【図面の簡単な説明】

第１図乃至第３図は本発明の詳細な説明図。 第４図は従来のトレンチ構造説明図。 第５図は従来のトレンチ・キャパシタの断面の模式図 である。 図において １と１０は基板、　　２は眉間絶縁層。 ３と１４は拡散層、　　４は非晶質シリコン層５は多結
晶シリコン層、　　６はＳｉＯ□膜。 ７はメサ、　　８と１１と４１と４３は絶縁膜。 ９はゲート電極、１２は電極。 １３は酸化膜、１５はドレイン。 ４２は側壁 である。 第　　１　　図 木製８月ｆ）実方己イケ１言梵、１　図　はの２ノ２Ｋ
　哨つ　ｇＦ４　σ７　づＣオ也　イ列Ｓ克朗図（ぞの
さ少 邦 旦

Claims (2)

【特許請求の範囲】
1. （１）半導体から成る基板の一表面をエッチングして溝
   を形成する工程と、 該溝内に表出する該半導体を覆う多結晶もしくは非晶質
   の半導体層を形成する工程と、 該多結晶もしくは非晶質の半導体層の表面を酸化して絶
   縁膜を形成する工程 とを含むことを特徴とする半導体装置の製造方法。
2. （２）基板上に堆積された半導体から成るメサの側壁を
   覆う多結晶もしくは非晶質の半導体層を形成する工程と
   、 該メサの上表面および該多結晶もしくは非晶質半導体層
   の表面を酸化して絶縁層を形成する工程と、 該絶縁層上に該メサ上へ延在する導電性物質層を形成す
   る工程 とを含むことを特徴とする半導体装置の製造方法。